一种Ling选择进位加法器

设计一种Ling选择进位加法器,组间采用Ling进位代替传统的进位,利用内部连线与节点扇出平衡的并行前缀逻辑产生进位机制,并对通常的进位选择模块进行调整,以使其适合Ling进位。该加法器兼具了Ling加法器的快速性,又避免了逻辑产生的复杂性。实验结果表明,与超前进位加法器相比,该加法器的速度提高12％左右。     

快速进位的高速加法器

本文介绍了采用饱和晶体管快速进位电路的试验性高速二进制并行加法器。加法器由进位链、进位与求和控制电路、进位放大器以及求和电路构成。加法器电路的性能优良并且其逻辑结构简单,只需要较少组件。本文略述其操作原理,而详细地叙述加法器电路的研制,也涉及到进位传送的实验结果。当进位链上的开关晶体三极管在进位信号加入以前就已经达到饱和时,36位的进位传送时间需要80毫微秒。     

预处理进位选择加法器

本文所介绍的加法器,吸取了先行进位加法器与条件和加法器的特点,在逻辑构思上和设计方法上有别于传统的加法器,速度达到和超过目前最快的先行进位加法器,其中检测信号的形成更快。文中讨论了加法器的原理、特点以及检测方法,对加法器的和与进位公式以及检测公式作了系统的推导。最后用本文提出的设计思想,用109D系列集成电路为某机设计了一个24位长的加法器,实际运行证明,原理正确,速度满足设计要求。     

基于组间进位预测的快速进位加法器

为加快密码系统中大数加法的运算速度,提出并实现一种基于组间进位预测的快速进位加法器。将参与加法运算的大数进行分 组,每个分组采用改进的超前进位技术以减少组内进位延时,组间通过进位预测完成不同进位状态下的加法运算,通过每个组产生的进位状态判断最终结果。性能分析表明,该进位加法器实现1 024位大数加法运算的速度较快。     

二进制加法器的高速进位电路

本文描述了二进制并行加法器的高速进位电路。电路由串联连接的射极跟随器组成,形成加法器各位进位信号的传输通路。 利用通用电路分析程序,对8级单块集成进位电路进行计算机模拟,预计每级进位延迟0.25毫微秒。 具有射极跟随器进位电路的8级加法器实验装置产生的每级进位延迟小于0.6毫微秒。用计算机模拟实验进位电路得到的结果与实际测量极其一致。实验电路性能和模拟单块电路性能之间的差别,是由于寄生负载不同。 对于采用单块进位电路的两个24位数和24个TTL全加器级,整个加法时间是22毫微秒,其中17毫微秒为传送通过第一级加法器需要的时间。     

5加数并行加法器及其进位接口

传统加法器在处理多操作数累加时,必须进行多次循环相加操作。针对该问题设计5操作数并行加法器及其高速进位接口。电路采用多操作数并行本位相加和底层进位级联传递的方式,在一定程度上实现多操作数间的并行操作,减少相加次数。模拟结果验证了该加法器的设计合理性,证明其能缩短累加时间、提高运算效率。     

原理图输入方法设计32位超前进位加法器

本文介绍了用原理图输入方法设计一款图象处理ASIC芯片中乘加单元的核心运算部件——32位超前进位加法器，出于速度(时延)和面积折衷优化考虑，它以四位超前进位加法器和四位超前进位产生器为基本设计单元级联而成，因此该电路具有速度和面积的折衷优势。选择原理图输入方法，是考虑到本电路复杂度不高，而原理图输入可控性好，效率高，可靠性强且直观，可以熟悉较底层的结构。文章先给出电路的设计实现，并且是先设计四位超前进位加法器，再提出32位超前进位加法器的设计思想和设计原理，然后再通过测试文件的逻辑验证正确。本设计的所有内容，都将在SUN工作站上Cadence工具Schematic Composer中完成。     

浮点ALU中选择进位复合加法器的优化设计

针对浮点ALU中加减运算要求同时计算sum和sum＋1的特点，综合考虑延时和面积，采用选择进位结构设计复合加法器。给出了选择进位加法器延迟时间与分组方式的关系，以及最优化分组方法，将其应用于复合加法器的设计中，并用HSPICE在0．187m CMOS工艺下的模拟结果进行验证。     

一种专用进位链优化设计

提出了一种适合FPGA高效运算的专用进位链结构.基于应用范围方面的考虑.我们先对典型的行波进位做了一定的改进.目的是增强逻辑模块的功能实现能力和提高运算速度.提出进位链设计的策略.设计一种基于高效加法器像选择进位、超前进位的进位新结构.结果表明这种优化设计提高了芯片的运算速度,同时比现有的结构要快2倍左右.     

采用复合传输线的高速进位线路

在已经发表的电流型进位线路中,脉冲变压器的绕组电容和晶体管的存储效应限制了它的运算速度,特别是限制了重复频率的提高。本文所介绍的一种进位线路,由于在结构上采用了三绕组的脉冲变压器、把传送线路分开并使在传送进位信号的线路内不包含门单元等措施,因而能使传送速度提高、工作稳定。为了研完这种传送线路的结构和探求这种进位方式的速度的上限,做了一个40位的传送线路,并进行了实验。实验的结果是成功的,进位信号的传送速度能达每位0.25毫微秒。     

一个进位保留加法阵列的HDL代码生成器

多加数的加法器是FPGA的一个比较常见的应用。仿真对比了其三种实现方案的性能和所消耗资源,得出进位保留加法阵列是首选方案。针对进位保留加法阵列实现的复杂性给出了一个加法阵列的代码生成器,极大地简化了加法阵列的设计工作。     

无进位传送的高速计数器

需要进行超高速计数时,即使有时采用高速线路也很难达到目的,这是由于需要进位传送时间的缘故。下面描述的计数器用一个单独并行计数系统来消除进位的传送。理论现将试验成功的无进位传送的计数方法介绍于下:设寄存器中存有任一个数,首先找出     

一种改进的三值光学计算机MSD无进位加法器的原理与实现

三值光学处理器是三值光学计算机中最重要的器件,人们对此进行了许多研究。目前,基于MSD的三值光学计算机加法器主要是将加数和被加数改写为MSD数,进行T,W变换,再进行丫,W,变换,然后进行T变换,实现无进位加法运算。针对这一种计算方法进行改进,提出了以先进行1', W变换,再进行,T',W'变换,然后进行w'变换的方式进行无进位加法运算的方法。理论和实验证明了此方法的可行性与正确性。通过这种方式,从某种角度看可以减少光学加法器中基元的数量,降低实现的难度,为设计光学加法器提供了的新思路。     

子字并行加法器的研究与实现

子字并行加法器能够有效提高多媒体应用程序的处理性能。基于门延迟模型对加法器原理及性能进行了分析,设计了进位截断和进位消除两种子字并行控制机制。在这两种机制的指导下,实现了多种子字并行加法器,并对它们的性能进行了比较和分析。结果表明进位消除机制相对于进位截断机制需要较短的延时,较少的逻辑门数以及较低的功耗。在各种子字并行加法器中,Kogge-Stone加法器具有最少的延迟时间,RCA加法器具有最少的逻辑门数和最低的功耗。研究结果可以用于指导子字并行加法器的设计与选择。     

一个高速加法线路

这里介绍一个能同时完成加法和进位传送的高速加法器线路。一般的加法技术中,通常都是把进位与加法操作分开来处理。甚至在所谓“同时进位”的线路中,进位传送时间也达到了两倍到十倍的正常加法时间。此处介绍的新方法是把加法过程分为“加进位”或“加无进位”的操作。加法指令脉冲可在这两条线中的一条上传送,但不能同时都有。当加法过程结束了,进位传送也就结束。在连续的加法操作之间不要求有     

依赖进位求和加法器

在计算中加法操作的检验是很重要的。因此,已经有了一些检验方法。其中一种是独立校验,另一种是利用加法操作时产生的信息进行检验。后者已经用于一些计算机的设计中。这里要介绍的是一种检验在相加过程中产生的进位的奇偶预测法。它与已有方法的区别在于:当进行检验时,不需要双重进位线路。     

数字信号处理器中高性能可重构加法器设计

设计一款适用于高性能数字信号处理器的16位加法器。该加法器结合条件进位选择和条件“和”选择加法器的特点,支持可重构,可以进行2个16位数据或者4个8位数据的加法运算,同时对其进位链进行优化。相对于传统的条件进位选择加法器,在典型工作条件下,采用0.18μm工艺库标准单元,其延时降低46%,功耗降低5%。     

隧道二极管高速运算线路

本文介绍一种在并行加法器中用来顺次传送(或寄存)进位和借位的隧道二极管线路。每级的平均延遲为0.3毫微秒;最坏情况下每级延遲0.4毫微秒。用一般的晶体管逻辑线路来作为隧道二极管线路的电源。用晶体管放大器来提高隧道二极管线路的讯号电平,以适应其他晶体管逻辑线路的需要。从实验结果推出,字长为50位的两个参加运算的数输入以后,产生进位或借位的“等待”时间是30毫微秒。     

日本研制新的高速计算机逻辑线路

新型加法器的速度与位数无关移位器的速度与移位位数无关日本电气通讯研究所最近研制成一种新的加法器及移位器。除了在移位器中需要用到特殊设计的多次级脈冲变压器之外,其它都只采用普通的晶体管及二极管。加法器中进位脈冲传送的总延迟时间少到200毫微秒,它几乎与加法器的位数无关。移位器的每次移位时间只需80毫微秒,它只决定于线路中元件的响应时间,与被移位数字的位数及移动的位数无关。     

高速浮点乘法部件的CMOS电路设计

本文提出了一种有效的高速乘法器结构,该结构具有连线简单、速度快的优点,阐述了用传输管实现的串行进位加法器、存储进位加法器(CSA)和子倍数选择电路的设计思想。