一种数字侦察接收机的快速测频方法

介绍了一种利用信号自相关处理进行快速测频的方法，可以提高数字接收机的测频速度。文中对该方法测频原理进行了理论分析，并对其作了仿真，证明该方法是简单可行，文中还对该方法的性能进行了分析，表明其运算量少，运算速度快，这对数字接收机测频部分设计有一定的理论和实际意义。     

相速度分布诱导差频光图样演化

介绍了由相速度分布诱导的差频光图样演化过程.由于相速度的非均匀分布,诸如圆环型、弯月型的图样均会在差频过程中出现.由不同相位失配情况下差频光分布曲线的交叉点可得知超光速和亚光速区域的分界线.     

一种基于DFT快速频率检测的算法与实现

本文介绍了一般测频方法，提出了一种基于DFT的快速测频算法。文中对该测频方法进行了理论分析，并对其性能进行分析和仿真，得出了在实际设计中采样点数与搜索频段数之间的最佳关系。完成了该方法在FPGA上的实验工作。证明该方法是简单可行的，其计算量小、抗干扰能力强，可提高数字接收机的测频速度和精度。该方法对数字接收机测频部分设计有较强的理论和实际意义。     

一种低复杂度的数字鉴频器

在数字通信系统中，发送端和接收端的载波往往存在一定的频差。当频差较大时，接收端用于载波恢复的锁相环路无法锁定，导致系统不能正常工作。此时可以借助锁频环路来扩大频率捕捉范围，而锁频环路的核心部件则是鉴频器。本文提出了一种低复杂度的数字鉴频器，它能够从解调数据星座点的旋转中提取频差信息，可用于QAM和PSK调制方式的频率捕捉。结果表明，这种鉴频器不但具有较大的频率捕捉范围，而且非常易于实现。     

全数字跳频跟踪环设计及其FPGA实现

针对射频直接采样软件无线电结构在超短波跳频接收机中的应用问题,以FPGA为硬件环境,设计了一种基于能量检测的全数字跳频跟踪环。利用解跳本振的超前滞后支路的能量累积差作为相位误差调整依据,利用浮动双门限方案提高跟踪稳定度和收敛速度。经仿真验证能够以较快的速度消除±0.5Tc(Tc为跳序列的码元持续时间)的相位误差,实现对中频信号的稳定解跳。     

微秒级宽带高速捷变频技术研究

对实现快速锁定的原理和方法进行了分析，设计了一种实现1μs快速捷变频的方案。采用电压预置的辅助捕获方式，减小跳频的起始频差，同时利用反馈修正进行精确预置，可以极大地提高锁相跳频速度。最后对方案实现中的一些问题进行了讨论。     

有线电视50Hz交流电干扰分析与解决方法

有线电视的50Hz交流电干扰指上下移动的水平横条黑白滚道。这种现象是由50Hz交流电串入有线电视信道内所引起的，当交流电干扰实际频率高于电视场频时，横条向上滚动，低于场频时，横条向下滚动，并且滚动的速度决定于交流电干扰的频率与电视场频之差，频差越大滚动越快，频差越小，滚动越慢，     

卫星跳频调制解调器同步设计

研究了基于DSP实现的卫星跳频调制解调器的实现方案,介绍了系统的基本组成结构和调制解调原理,着重探讨了解调的同步算法的选取。卫星跳频通信的同步包括频率估计、位同步和跳频同步等多方面。首先讨论了频率同步,针对卫星通信频差较大的特点,采用了两个阶段的前馈式频率同步,分别完成对频差的粗略估计和精确估计,并对其同步性能做出了具体分析。位同步选用了数字锁相环法以忍受小的剩余频差。最后简单介绍了基于跳频同步的跳频信号的拼接。     

基于多普勒频差的无源雷达测速精度分析

为了提高无源雷达系统的测速精度,研究了基于多普勒频差的速度测量.利用典型航线的仿真试验结果表明,相比传统的位置差分测速,基于多普勒频差测速性能有较大提高.同时,给出四站时差系统的测速精度理论推导,并且仿真分析Y型布站时,不同多普勒频差测量误差情况下的速度精度分布规律.仿真结果为无源雷达系统设计和应用提供了理论依据.     

采用超导器件的数字直接合成器

对于像Link16多网络系统以及捷变频战术通信系统来说，快速频综转换器是非常关键的。传统的基于锁相环的频综器采用的是可调振荡器，例如一个锁向稳定频率时钟的压控振荡器（VCO），它的封锁时间和稳定时间就限制了频综器的转换速度。Hypres公司开发的直接数字合成器（DDS）采用了超导技术，克服了常温模拟频综器的转换速度限制。     

人工神经网络实现稳定的自适应HR滤波器

本文提出了用人工神经网络实现稳定的自适应IIR滤波器的电路结构,讨论了结构参数对滤波器自适应收敛速度和稳定性的影响,给出了初步研究的参数选择经验公式,从而有可能使此神经自适应系统能实际应用于快速变化信号的实时处理。     

电子束偏放电路的计算机辅助设计

本文介绍了应用现行的ＰＳＰＩＣＥＶ５．０软件和ＣＡＤ优化技术，对亚微米电子束曝光机高速偏放电路的ＶＭＯＳＦＥＴ参数进行处理。针对电路中的关键参数：导通电阻、开关速度、温度影响、灵敏度及噪声干扰进行分析、设计。     

交流调速系统硬件接口电路设计方法研究

本文详细介绍了一种基于DSP的交流调速系统硬件接口电路设计方法,对各个电路如采样电路、转速反馈接口电路、驱动电路的主要功能及电路元器件参数的选择给出了详细的说明,实验证明这种方法是可行的。     

Speed enhancement techniques for Clock-Delayed Dual Keeper Domino logic style

ABSTRACT

Domino circuit topology for high-speed operation, robustness and lower power consumption is quintessential in design of digital systems. In this paper, various high speed and robust mechanisms are proposed to enhance the speed of Clock-Delayed Dual Keeper Domino (CDDK) circuit. Delayed enabling of keeper circuit in CDDK domino circuit reduces contention between keeper circuit and Pull-Down network (PDN). The speed of transition at the dynamic node of the CDDK domino circuit is enhanced through imposing techniques namely (i) controlled clock delay time in enabling the keeper transistor, (ii) keeper control signal voltage swing variation, (iii) sizing of keeper transistors and (iv) deploying an additional conditional discharge path. The robustness of CDDK circuit is increased by upsizing the keeper transistor without degrading the speed by stack arrangement of dual keeper transistors. The simulation of enhancement techniques has been performed using Cadence® Virtuoso ADEL and ADEXL environments employing UMC 90nm technology library. The simulation results of wide fan-in 64-input OR gate demonstrate that CDDK technique with additional discharge path offer 38% increase in speed and CDDK technique with keeper transistor upsizing offers 52% increase in noise gain margin without speed degradation while comparing with the conventional domino logic circuit.     

Domino logic with variable threshold voltage keeper

A variable threshold voltage keeper circuit technique is proposed for simultaneous power reduction and speed enhancement of domino logic circuits. The threshold voltage of a keeper transistor is dynamically modified during circuit operation to reduce contention current without sacrificing noise immunity. The variable threshold voltage keeper circuit technique enhances circuit evaluation speed by up to 60% while reducing power dissipation by 35% as compared to a standard domino (SD) logic circuit. The keeper size can be increased with the proposed technique while preserving the same delay or power characteristics as compared to a SD circuit. The proposed domino logic circuit technique offers 14% higher noise immunity as compared to a SD circuit with the same evaluation delay characteristics. Forward body biasing the keeper transistor is also proposed for improved noise immunity as compared to a SD circuit with the same keeper size. It is shown that by applying forward and reverse body biased keeper circuit techniques, the noise immunity and evaluation speed of domino logic circuits are simultaneously enhanced.     

压电贾卡高速响应驱动电路设计与研究

为了适应贾卡经编机机速超过1 500 r/min以上的发展趋势，通过分析经编机对压电贾卡驱动电路驱动贾卡导纱针偏移响应时间的要求，提出了一种高速响应的压电贾卡驱动电路设计方案。对该设计方案中的硬件选址，光电隔离，串入并出和200 V快速开关驱动等主要模块的设计进行详细阐述。在压电贾卡空载状态下的实验测试结果表明，该电路对阶跃信号具有高速的跟踪能力，在频率为35 Hz下，经编机机速为2 100 r/min时能实现快速响应，压电贾卡工作正常。安装在RSJ5/1经编机上进行实际工作测试，结果表明可满足经编机高机速的要求。     

带语音功能的数字转速表

系统采用凌阳十六位单片机SPCE061A实现转速测量，转速信号由LTHl650红外反射光电传感器和放大电路、滤波电路、整形电路提供。通过M／T算法实现对电机转速的实时测量，具有转速最大值、最小值、平均值的数字语音播报和显示及加速度显示；另外还有转速超限报警功能，通过键盘手工输入转速上限值，当所测量的转速超过这个值，发出语音报警。     

Design of a New High Speed Amplifier Circuit for the Analog Subsystems

A high speed CMOS amplifier circuit with a new architecture especially suited for analog subsystems and a simple high speed CMOS comparator utilizing the proposed CMOS amplifier circuit are presented. The proposed circuit is simulated using 0.35 m process parameters. The configuration results in several performance improvements over a typical CMOS differential to single ended amplifier. Design details and simulation results show that the newly designed CMOS amplifier circuit and the high speed CMOS comparator are applicable to high speed analog subsystems, especially the flash A/D converter.     

基于光探针的超高速波形数字化测试系统的应用

介绍了基于光探针的超高速波形数字化系统的结构。采用倍频移相扫描法测量了高速集成电路芯片各级的功能。分析了芯片故障产生的原因和光探针测量的特点。     

DAB接收机RF模块灵敏度与同步速度优化方法的研究

对DAB接收机灵敏度与同步速度的电路优化主要通过对RF模块外围电路的优化来实现。在研究DAB接收机RF模块的中频反馈电路和DAB信号同步控制原理的基础上,研究了反馈电路的优化方法,分析了同步慢的原因,提出了解决方案。测试记录表明：增加一条快速泄放电路可改善同步速度,提高反馈电压增加下信号的增长率益。