光电编码器的动态误码检测系统

为了实现对光电编码器在动态状态下的误码检测，提高批量生产时对光电编码器的误码检测速度，设计了光电编码器动态误码检测系统。首先，对光电编码器误码产生原因进行了分析，并对光电编码器误码进行特征识别。其次，针对光电编码器误码的特征，采用微分方法对光电编码器进行动态误码检测。然后，搭建了光电编码器动态误码检测系统，设计了软硬件电路。最后，对所设计光电编码器动态误码检测系统进行实验验证。实验表明:所设计的动态误码检测系统能够实现对0~8 r/s转速下光电编码器的误码检测，检测结果直观、准确。检测系统极大的提高了批量生产光电编码器时的检验速度。     

基于毫米波大规模MIMO系统的混合预编码设计

大规模多输入多输出（MIMO）被认为是未来5G的关键技术之一。毫米波因其足够大的频谱带宽近来备受关注。针对部分连接结构、单用户下行链路毫米波大规模MIMO系统，提出了一种新型的混合预编码设计。利用分层设计思想，首先设计模拟预编码器，提出一种模拟预编码器算法；然后通过注水算法获得最佳数字预编码器；最后，将起始最优化问题转化为在每根天线功率分配约束下单个RF链路连接天线子阵列最优化问题，再根据迭代方法获得最佳混合预编码器。仿真结果表明，最佳混合预编码器性能接近纯数字预编码器的性能。     

优先编码器扩展的设计方法

以2片3位优先编码器(T4148)扩展为4位为例，依据组合电路的传统设计方法，通过严密的逻辑推导，充分利用约束条件，应用逻辑简化的各种手段，来实现优先编码器的功能扩展，同时给出了4片3位优先编码器扩展为5位优先编码器的设计方法。     

基于HI3519的回转型编码器可靠性设计及应用

针对某瞄镜设备选用回转型编码器进行OLED屏信息分级显示切换时，编码器旋转过程中的瞄镜综合处理系统常出现回应异常、人机交互迟滞等现象，该文在研究编码器特性的基础上，采用硬件设计加前端预处理电路及软件指令判读优化流程的方法，开展基于HI3519处理器的编码器可靠性的设计应用，实验对比改进前后编码器的输出波形，改进后的编码器输出回路相位正常，综合管理系统判读异常现象得以解决，信息分级切换显示正常。     

优先编码器74LS147功能扩展

本文提出了二一十进制优先编码器74LS147转换为二进制优先编码器的级连式设计法，通过给74LS147增加扩展输入端、扩展输出端，实现了按芯片优先级别进行连接，通过对初级编码器输出及系统输出的分析，提出了系统输出端低3位及高（n-3）位的实现方法，并应用次级编码器解决了系统输出端高（n-3）位获取时的困难，设计的二进制优先编码系统具有附加逻辑简单扩展功能强等优点。     

基于Blachfin DSP 的 MPEG-4视频压缩编码器

通过对通用编码器性能的研究分析，本文提出了一种新的编码器设计方案。本文采用了美国模拟器件公司专为通信和互联网而设计的第四代DSP芯片Blackfin533；采用了基于内容压缩的高压缩比协议MPEG－4协议；并提出了一系列优化编码器的方案。实验表明这一编码器具备了通用编码器所不具备的优点，如功耗低、价格低、体积小、便于升级等。     

AVS视频标准中块变换系数熵编码器的优化设计

文章研究了我国的国家音视频编码标准AVS视频部分的块变换系数熵编码技术，介绍了AVS当前的块变换系数熵编码器AVS_VLC的编码流程，分析了AVS_VLC在不同码率段(即不同的QP段)存在编码性能差异且与变换、量化模块不匹配等问题，提出了一种结合QP分段机制和VLC子表切换机制的熵编码器设计方法，即将编码器划分为多个码率段分别设计基于VLC子表切换机制的熵编码器。视频测试的结果表明本文设计的熵编码器在划分的3个码率段性能均优于AVS_VLC，QCIF序列测试结果平均有0．1548dB的增益，而且在低码率OP分段的性能较AVS_VLC有明显优势，平均增益达到0．3211dB，更适合于在低码率无线通信环境下应用。     

轻量化绝对式多圈光电编码器研究

为有效减小多圈编码器体积、重量并满足高位数多圈记忆的要求,设计了轻量化绝对式多圈光电编码器。多圈编码器采用绝对式矩阵码盘设计,将编码器的绝对码设计在齿轮上,减小了以往绝对式多圈编码器的多级码盘结构和齿轮结构;采用多级齿轮串行结构,缩小了多圈编码器齿轮的高度,便于安装、结构简单。设计的14位超高位数绝对式多圈光电编码器,外形尺寸为φ60mm×20mm,圈数为214=16 384圈,实现了电机转动圈数的绝对记忆功能,具有圈数记忆位数高、重量轻的特点。     

旋转编码器抗抖动接口电路设计

文章讨论了旋转编码器抗抖动二倍频设计的原理,提出了一种简易旋转编码器的实现方法,同时分析了两种旋转编码器接口电路。采用单片机计数及RS-232与PC通信的接口电路具有低成本、易设计、稳定可靠等优点;采用CPLD计数及PCI接口与PC通信的接口电路具有计数频率高、同时计数多个编码器信号、与PC通信速率高等优点。在多级倒立摆系统旋转编码器的信号采集使用中证明,采用二倍频设计的旋转编码器接口电路具有抗各种抖动性能。     

用单片机实现编码器功能

文章通过分析编码器ＶＤ５０２６的工作过程，说明了用程序模拟编码器的方法。并介绍了应用该技术设计的红外遥控键盘。     

一种新的脉动阵列RS码编码方法

本文首先讨论了一种适用于高速场合的RS编码器的算法与结构－它由r 1个脉冲单元组成,其中r为校验位的数目。这种编码算法是基于码生成元矩阵的栖西表达,编码器中没有限制其开关速度的全局时钟,故可在高速场合中得到应用,然后给出了一种应用于该编码器的改进方案：该方案消除了栖西单元中的除法器,并且还没有了求逆运算,故降低了编码器的复杂度,可有效地加速编器的数据吞吐率,从而使其更适用于极高速场合。     

Rate k/(k+1) punctured convolutional encoders

G.D. Forney (1970, 1975) defined a minimal encoder as a polynomial matrix G such that G generates the code and G has the least constraint length among all generators for the code. Any convolutional code can be generated by a minimal encoder. High-rate k(k+1) punctured convolutional codes were introduced to simplify Viterbi decoding. An ordinary convolutional encoder G can be obtained from any punctured encoder. A punctured encoder is minimal if the corresponding ordinary encoder G is minimal and the punctured and ordinary encoders have the same constraint length. It is shown that any rate k/(k+1), noncatastrophic, antipodal punctured encoder is a minimal encoder.<>     

An analysis on optimal rates of BDB encoders for RLL and MTR systems

In most recording channels, modulation codes are employed to transform user data to sequences that satisfy some desirable constraint. Run-length-limited (RLL(d,k)) and maximum transition run (MTR(j,k)) systems are examples of constraints that improve timing and detection performance. A modulation encoder typically takes the form of a finite-state machine. Alternatively, a look-ahead encoder can be used instead of a finite-state encoder to reduce complexity. Its encoding process involves a delay called look-ahead. If the input labeling of a look-ahead encoder allows block decodability, the encoder is called a bounded-delay-encodable block-decodable (BDB) encoder. These classes of encoders can be viewed as generalizations of the well-known deterministic and block-decodable encoders. Other related classes are finite-anticipation and sliding-block decodable encoders. In this paper, we clarify the relationship among these encoders. We also discuss the characterization of look-ahead and BDB encoders using the concept of path-classes. To minimize encoder complexity, look-ahead is desired to be small. We show that for nonreturn to zero inverted (NRZI) versions of RLL|,(0,k),RLL(1,k), and RLL(d,infin), a BDB encoder does not yield a higher rate than an optimal block-decodable encoder. However, for RLL(d,k) such that dges4 and d+2lesk相似文献   

一种LDPC码实时编码器的设计与实现

设计并实现了一种基于TMS320C6416高性能通用DSP的LDPC码实时编码器,详细介绍了系统的实现方案和工作流程.为解决LDPC码编码复杂度大,且要保证编码的实时性问题,采用了具有较低编码复杂度的准循环LDPC码的编码结构和基于TMS320C6000的软件优化技术.仿真结果表明,该编码器可实现7Mb/s以上的信息编码速率.     

Research on a novel orientation algorithm of single-ring absolute photoelectric shaft encoder

Photoelectric shaft encoder (i.e. photoelectric displace- ment sensor) aggregates the optical, mechanical and electri- cal technology, whose core component is a precise metrol- ogy grating. It may transform a physical measurement such as an angle location…     

基于编码器插值技术的光衰减器电机定位系统

介绍了一种采用编码器插值技术的光衰减器电机定位系统的设计方法.采用编码器检测角度位置很方便.对于高精度的检测,可以使用高分辨率的编码器.但是随着编码器分辨率的提高,其生产难度很大,成本将大幅增加.通过采用插值技术,将角度进一步细分,不必更换编码器,在成本增加不多的情况下,大幅提高系统的分辨率.系统采用CPU驱动直流无刷电机转动,编码器输出的正余弦信号指示电机的位置.正余弦信号一方面用于脉冲计数,另一方面用于输入A/D转换器进行插值.理论计算以及实际测试证明该方案结构简单、精度高、性能稳定、价格低廉.     

基于FPGA设计EnDat编码器数据采集后续电路

随着集成电路技术的发展,FPGA以其体积小、速度快、功耗低、设计灵活、利于系统集成、扩展升级等优点,被广泛地应用于高速数字信号传输及数据处理。EnDat数据接口是适用于编码器的双向数字接口。EnDat可传输编码器的位置值,也能传输或更新保存在编码器中的信息或保存新信息。在此介绍了EnDat接口的特点、功能、时序和数据传输、OEM数据存储,以及编码器数据采集后续电路设计方案,基于FPGA编码器接口的设计,用以进行编码器和DSP处理器之间的通讯。     

高速RS编码算法及FPGA实现

本文在分析RS编码原理的基础上,分析了多种RS编码器的实现方式及编码算法,主要研究了高速RS编码器的组成、结构与FPGA实现,设计并实现了符合DVB- C标准( 2 0 4 ,1 88) RS码编码器,给出了仿真结果,该设计结果在大容量通信系统中得到验证     

循环汉明码编译码器的设计与FPGA实现

分析了循环码的特性,提出一种循环汉明码编译码器的设计方案。编译码器中编码采用除法电路,译码采用梅吉特译码器,易于工程应用。对编译码器在FPGA上进行了实现,通过参数化设置,具有较高的码率,适用于(255,247)及其任意缩短码的循环汉明码,并给出了译码器的仿真和测试结果。结果表明:编译码器运行速率高、译码时延小,在Virtex-5芯片上,最高工作时钟频率大于270 MHz。在码组错误个数确定的系统应用中,可以有效降低误码率,一般可将误码率降低一个量级。实践表明,该设计具有很强的工程实用价值。     

A VLSI High-Performance Priority Encoder Using Standard CMOS Library

A novel high-performance priority encoder design using standard CMOS library cell is proposed. The new encoder design implementation accommodates both high- and low-priority functionalities with scalable design structure through a special prefixing scheme. The prefixing scheme is applied to minimize the entire propagation delay and exploit the shared hardware between the high- and low-priority evaluation logics circuitry. The proposed encoder shows significant improvement in terms of speed, robustness for top-level floor plan routing, and modularity with pattern structure in compared to the existing encoder designs. Simulation results are conducted for different encoder inputs through 0.15-$muhbox m$TSMC CMOS technology, where 32-bit priority encoder is used as a test vehicle for comparison improvement measurements. The expected results show that the 32-bit encoder is operating at a maximum of 667-MHz operating frequency with total count of 1106 transistors and a maximum power consumption of total 13.8 mW.