气象卫星数据传输中RS编译码器的设计

介绍了气象卫星数据传输中RS编码器及译码器的应用背景,同时给出了数据传输的主要技术要求,数据传输中采用的交错深度为4的RS编码器及译码器的设计原理。详细给出了实现编译码器所采用的FPGA的主要性能,编码及译码器的设计方法、实现框图、编程方法、仿真波形、结果及调试过程。     

RS编码器在智能探测车通信模块中的运用

文中基于RS编解码原理提出了一种可运用于无线遥控智能探测车的RS编码器,并使用Altera公司的FLEX系列芯片MAXEPF10K10LC84-4设计实现了基于FPGA的RS编码器模块,完成了智能探测车通信模块中的信号编码功能。该编解码器已经成功应用于无线遥控智能探测车上,结果可以满足要求,并取得了令人满意的效果。     

RS编码器的CPLD实现

在分析了RS码编码原理的基础上，提出一种用CPLD实现RS编码器的简单可行的硬件实现方法。介绍了实现过程，给出了实现结果。结果表明运行查找表的方法具有成本低、速度快等优点。     

采用路径搜索的并行RS编码器IP自动生成方法

根据RS编码器的特点,提出了一种可以实现任意编码多项式、任意并行倍数的并行RS编码器IP的自动生成方法。该方法基于并行计算中数据路径的自动搜索求得编码矩阵,生成有限域运算电路,从而使得编码器所有HDL代码可以由软件自动生成。设计了一款9倍并行RS（255,223）码编码器,综合结果表明：结合门级优化策略,所生成的并行编码器使用资源较少,且电路工作频率相对原始单倍处理电路基本保持不变。     

基于FPGA的RS编码器的设计

RS编码器是Reed Solomon编码器的简称。RS码是一种线性的分组循环码,目前它是最有效、应用最广泛的差错控制编码方法之一。RS码具有非常强的纠正突发性错误和随机性错误的能力,在现代数据通信,传输等领域越来越受到重视。本文重点介绍RS码编码原理。设计了一种RS(15,9)编码器,同时还给出了仿真结果。     

基于FPGA的RS编码器的设计与实现

RS码是线性分组码中一种典型的纠错码,既能纠正随机错误,也能纠正突发错误.在现代通信领域越来越受到重视.文中介绍基于FleA使用Verilog-HDL语言的RS(15,9)编码器的设计方法,并在QuartusII 5.0软件环境下进行了功能仿真,仿真结果与理论分析相一致,该设计方法对实现任意长度的RS编码有重要参考价值.     

CMMB标准中RS编码的FPGA实现

简要介绍了移动电视传输标准CMMB中RS(里德-索罗门)编码的特点.采用Matlab进行算法验证,并用FPGA实现.字节交织使用乒乓流水线结构,缩短了等待时间.针对k=176设计出节约成本的编码器.提出利用VGA接口获取FPGA验证数据源,使用"编码-解码-重现"的模式对RS编码器充分验证.     

基于FPGA实现RS(255,239)编码器

论文研究了RS码的原理和编码器结构,分析讨论了有限域上的乘、加运算及其实现方法,在此基础上基于FPGA设计了RS(255,239)编码器,并用ALTERA公司的FPGA芯片进行了实现,最后给出了结果分析。文章对基于FPGA的纠错码设计有重要意义。     

FPGA内RS编码器的3种算法实现

RS码是一种纠错能力强、使用广泛的多进制循环码。首先介绍了RS编码器原理、有限域乘法器的实现方法以及设计实现的一般框图,然后以RS(204,188,8)码为例,给出了采用一般乘法器、常数乘法器和常数加法器的RS编码器的算法实现原理,并基于现场可编程门阵列FPGA给出了实现方法,根据设计实现的结果,分析了算法的优劣,最后得到了较优的设计方法。     

ITU-T J.83B系统中RS编码器的设计与FPGA实现

该文详细研究了ITU-T J.83B系统中RS（128,122）的工作原理,结合有限域上的乘加运算及常用实现方法,设计了符合此系统的RS编码器结构。采用Verilog语言编写RS编码器的实现代码并在MODELSIM中完成功能仿真,并进行验证。最后用ALTERA公司的FPGA芯片进行了实现,给出结果分析。     

一种基于FPGA的RS编译码器设计与实现

RS码是线性分组码中具有很强纠错能力的多进制BCH码,其在纠正随机错误和突发错误方面非常有效,因此被广泛应用于通信和数据存储系统。本文提出了一种实现复杂度低、高效率的RS编译码器实现电路,包含RS编码器、Horner准则的伴随式计算、BM算法、Chien搜索等模块,以RS(15,9)为例运用VHDL在ISE14.6软件环境下进行了功能仿真,结果与Matlab得到的理论结果一致。该方法适用于任意长度的RS编码,有着重要的应用价值。     

基于FPGA的DVB-C系统编码器的设计

基于欧洲标准的数字电视通信系统,介绍了DVB-C系统硬件的实现方法,并介绍了DVB-C系统编码器的构造,提出基于FPGA的DVB-C编码器的实现方案,对其中的每个构成模块做了介绍。该设计方案符合DVB-C标准,并给出了整个编码器的仿真结果。     

一种新的脉动阵列RS码编码方法

本文首先讨论了一种适用于高速场合的RS编码器的算法与结构－它由r 1个脉冲单元组成,其中r为校验位的数目。这种编码算法是基于码生成元矩阵的栖西表达,编码器中没有限制其开关速度的全局时钟,故可在高速场合中得到应用,然后给出了一种应用于该编码器的改进方案：该方案消除了栖西单元中的除法器,并且还没有了求逆运算,故降低了编码器的复杂度,可有效地加速编器的数据吞吐率,从而使其更适用于极高速场合。     

一种低复杂度RS编码器的FPGA实现

提出了一种新的基于标准基的有限域并行常系数乘法器结构,使用该结构设计了低复杂度的RS(204,188)编码器.该编码器由15个常系数乘法器构成.每个常系数乘法器通过共享一些相同硬件操作,使得编码器中异或门XOR的数目减少了30%左右.最后在FPGA上实现了该编码电路,并用QuartusⅡ7.2自带的SignalTap逻...     

RS连续编码器的FPGA设计与实现

介绍了Virtex-Ⅱ系列FPGA(现场可编程门阵列)的时钟管理模块DCM(数字时钟管理器)的结构和功能,详细分析了RS(Reed-Solomon)码编码器的工作过程,提出了一种连续RS编码器设计方案,给出了硬件电路和控制时序图。     

基于级联码的信道编译码设计与FPGA实现

介绍了RS(255,223)码级联卷积(4,3,3)码编译码器的实现,对于编码和译码端不同的结构特点.分别采用并行和串行结构实现.其中RS译码采用欧几里德算法,卷积译码采用维特比算法.同时给出了该编译码器的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用.     

高速RS(31,15)编译码器的FPGA实现

RS码由于具有优良的纠错能力而得到广泛应用。在军事通信中常以RS(31, 15)作为首选码。本文用一片现场可编程门阵列 (FPGA)芯片实现了高速RS(31, 15)编译码器。该编译码器具有体积小、性能稳定、工作速度高等优点。     

Reed-Solomon编译码器的设计与FPGA实现

RS(Reed-Solomon)码是一类重要的线性分组码,具有很强的纠错能力,被广泛地应用于各种现代通信系统中。译码器采用修正的欧几里德算法(MEA),并在实现中使用一种新的伽罗华域乘法器,从而降低RS码编译码硬件实现的复杂度。并利用VerilogHDL语言实现了RS(255,249)码的编译码器各个模块的功能。     

Concurrent Error Detection in Reed–Solomon Encoders and Decoders

Reed-Solomon (RS) codes are widely used to identify and correct errors in transmission and storage systems. When RS codes are used for high reliable systems, the designer should also take into account the occurrence of faults in the encoder and decoder subsystems. In this paper, self-checking RS encoder and decoder architectures are presented. The RS encoder architecture exploits some properties of the arithmetic operations in GF(2^m). These properties are related to the parity of the binary representation of the elements of the Galois field. In the RS decoder, the implicit redundancy of the received codeword, under suitable assumptions explained in this paper, allows implementing concurrent error detection schemes useful for a wide range of different decoding algorithms with no intervention on the decoder architecture. Moreover, performances in terms of area and delay overhead for the proposed circuits are presented.