AVS视频硬件解码器运动补偿单元的设计

本文基于音视频编解码标准AVS运动补偿部分算法。提出了一种高效的硬件结构。该设计以8×8块为基本运算单元,由运动向量MV计算、参考像素读取及像素插值3级流水线结构组成,并采用VerilogHDL语言完成了硬件设计,实验数据表明本设计能够完全满足AVS高清视频实时解码的要求。     

基于ARM ESL的AVS亮度插值的软硬件协同的研究

提出一种基于ARM ESL平台的软硬件协同的设计方法,并进行了整个AVS解码系统的设计和仿真验证.在具体的软硬件划分中,通过采用硬件加速AVS亮度插值模块,合并了二分与四分之一亮度插值的软件算法, 并用DMA控制器改进插值的硬件结构,从而改善了系统的整体性能.实验中比较十帧720x576的AVS解码图像在原始纯软件环境,同软硬件协同系统的仿真结果.仿真结果说明新的AVS解码系统的体系结构提高了AVS解码系统的整体性能,为AVS系统的软硬件协同设计提供了有益的参照.     

用于AVS和H.264可变长解码器的设计与实现

可变长解码广泛用于各种视频压缩标准中。本文提出了一种适用于AVS和H．264两种标准的可变长解码器。由于支持两个标准并且为了节省硬件，该结构采用模块的复用。采用桶型移位器，实现并行解码，提高解码速度。对解析AVS和CAVLC的码流进行了周期的分析，证实该设计能够实现实时的高清解码。本设计通过了FPGA验证。     

AVS中可变长解码器的硬件设计

AVS是我国自主制定的音视频编码技术标准。简要介绍AVS标准视频压缩部分的特点,重点研究AVS可变长熵解码的原理和技术方法并进行优化,主要采用并行解码结构以达到实时解码。在此基础上提出了一种针对AVS视频编码标准的变长码——指数哥伦布码解码的硬件设计结构,最后给出实现该硬件结构对应FPGA实验仿真结果。     

基于众核处理器的AVS并行解码器的设计与实现

众核处理器的并行计算为AVS并行解码器的实现提供了基础,提出了一种功能并行和数据并行混合的并行设计方案,该方案采用了帧间和宏块行的两级并行。使用Tilera推出的Tile-Gx36众核处理器,同时利用该处理器提供的SIMD指令集进行了反量化、反变换、插值等模块的优化。实验结果表明该设计具有良好的并行加速比,可以在6个核的条件下完成1路AVS高清实时解码。     

基于Tilera众核处理器的AVS并行解码器的设计与实现

众核处理器的并行计算为AVS并行解码器的实现提供了基础,本文提出了一种功能并行和数据并行混合的并行设计方案,该方案采用了帧间和宏块行的两级并行。本文使用的是Tilera推出的Tile-Gx36众核处理器,同时利用该处理器提供的SIMD指令集进行了反量化、反变换、插值等模块的优化。实验结果表明该设计具有良好的并行加速比,可以在6个核的条件下完成1路AVS高清实时解码。     

AVS插值算法的一种高效的硬件结构设计与实现

提出了AVS解码系统中帧间运动补偿插值算法的一种面向FPGA/ASIC的硬件结构设计.阐述了插值过程的各功能单元的结构,给出了仿真结果及硬件规模.结果表明本文提出的结构设计支持720×576,4:2:0,30FPS的视频在54MHz最低工作频率下的实时解码,是一种适合于集成的高效并行VLSI结构设计.     

一种新的MPEG音频解码方案及算法优化

设计了一种新的MPEG音频解码框架.输入音频数据不需经过串行化,通过桶型移位器组织数据读取,提高了解码效率.解码器针对硬件处理特性设计了专用比特流输入单元和解组处理单元.对运算瓶颈子带滤波器设计了优化算法,使运算量降低为标准算法的1/4左右,存储空间降低为原来的1/2.该方案可用于DVB和DAB信源解码芯片中.     

UHF读写器设计中的FMO解码技术

针对UHF读写器设计中,在符合EPC Gen2标准的情况下,对标签返回的高速数据进行正确解码以达到正确读取标签的要求,提出了一种新的在ARM平台下采用边沿捕获统计定时器数判断数据的方法,并对FMO编码进行解码.与传统的使用定时器定时采样高低电平的FMO解码方法相比,该解码方法可以减少定时器定时误差累积的影响;可以将捕获定时器数中断与数据判断解码相对分隔开,使得中断时解码影响很小,实现捕获与解码的同步.通过实验表明,这种方法提高了解码的效率,在160 Kb/s的接收速度下,读取一张标签的时间约为30次/s.     

一种多模视频解码SoC的运动矢量预测器设计

设计一种可应用于多模视频解码SoC的运动矢量预测器,能灵活支持MPEG-4 AVC/H.264和AVS视频编解码标准.介绍了设计特点,并以Xilinx Virtex2系列XC2V6000为目标器件进行仿真,结果表明该设计能正确支持1080i 50 Hz高清码流的实时解码.