基于LPC2292的手持JPEG图像显示器设计

文章介绍了基于32位ARM7芯片LPC2292实现的软件JPEG解码算法及应用了此算法的手持JPEG图像显示器的设计。文章从JPEG的编码原理入手,针对LPC2292的资源和性能特点,进行了可行性分析。重点论述了Huffman解码和IDCT解码的优化算法的实现,很大程度上提高了解码算法的效率,使得算法在ARM7芯片上的移植成为可能。     

多核处理器构架的高速JPEG解码算法

实现基于多核处理器构架的JPEG解码算法;通过将JPEG算法并行化,在多个处理器核上并行处理,并针对多核处理器构架进行内存读取等方面的优化,可极大地提高JPEG解码算法的解码速度。实测表明,在4核集成的多核处理器上,JPEG图像的平均解码周期为单核处理器上的28％左右。     

基于上下文预测算法的位平面解码器VLSI设计

位平面解码器作为JPEG2000解码系统中算法复杂、运算量最大的组件,限制了解码器的工作效率,为此,以下提出了一种上下文预测算法,并将该算法与基于组的像素点跳跃算法混合使用,实现了数据处理的流水线操作,提高了位平面解码器的工作速度.并采用Verilog HDL硬件描述语言进行了RTL级描述,经过功能仿真和DC综合,最高工作频率可达100MHz,内嵌到JPEG2000解码器系统中,可满足图像实时解码的要求.     

JPEG2000压缩率控制算法的研究

JPEG2000是一种最新的静止图象压缩标准,此标准采用了很先进的压缩技术使其在压缩性能、渐进传输和灵活性等方面都优于JPEG,并且能够提供优良的压缩率控制功能。通过对压缩率的控制,使码流可在任意位置截断,并可利用截断的码流对图像进行解码,能够很方便地实现图像质量、分辨率的渐进传输。压缩率控制算法对图像压缩质量、编码效率、存贮器占用有直接影响。该文详细阐述了两种压缩率控制算法原理,其中一种是JPEG2000建议的压缩后率失真优化PCRD算法,另一种是优先扫描率分配PSRA算法,并对两种算法在算法复杂度、存贮器消耗和压缩质量进行了比较,最后用实验数据评价了两种算法的有效性。     

一种灵活可配置的JPEG编解码器软硬件架构

JPEG压缩标准由于其压缩比高和实用性强已被广泛应用于静态图像编解码中。为满足更高的实时性与高速率需求,根据JPEG算法抽象出的基本运算,提出一种灵活可配置的JPEG编解码加速器结构,实现向量加法、向量乘法、向量点乘和移位饱和等基本运算操作,并驱动此加速器完成JPEG解码的反向离散余弦变换、反量化和色度空间转换过程,配合软件代码处理解码的其他部分,实现JPEG解码的软硬件协同工作。实验结果表明,在增加0.229mm2面积的前提下,硬件实现的部分耗时只为优化前的35%左右,JPEG解码过程总耗时为优化前的60%左右。该方法提高了JPEG编解码速度,并且加速器的软件和硬件灵活可配性决定了其适用范围的广泛性。     

基于SOPC系统的JPEG解码IP核设计

给出了一种在可编程片上系统(System on programmable chip,SOPC)中实现JPEG解码的IP核设计方案,将JPEG解码算法中大量的运算采用硬件实现,嵌入式处理器只参与很少的一部分工作,从而大大提高JPEG的解码速度。本文分析了JPEG解码的原理,使用硬件语言构建了Huffman解码、反量化、反离散余弦变换等模块,完成了JPEG解码器的设计。仿真和测试结果表明,使用SOPC设计的JPEG解码IP核具有高性能、高效率且使用灵活、低成本等特点。     

头部缺失的JPEG文件碎片恢复

JPEG碎片恢复和修复一直是数字取证领域中的一个难点和热点问题,特别是在遇到JPEG文件的头部缺失或者损坏而导致其数据无法正常解码和显示时.提出一种头部缺失且无重启标记的JPEG文件碎片解码与显示问题的解决方法.首先提出了基于JPEG碎片数据的各种解码参数(哈夫曼表、图像宽度、量化表和采样因子等)的估算方法;其次对显示时出现的位置错位和颜色偏移问题提出了相应的调整算法.实验结果表明,本文方法能够正确有效地解码并显示没有头部与重启标记的JPEG文件碎片.     

JPEG2000 MQ解码算法的改进及硬件实现

本文通过对MQ解码流程的分析,提出了一种应用于JPEG2000标准的三级流水线MQ解码器设计方案.同时采用扩展概率估值表、化简解码操作及区间计算、改进解码区间的重整判断、改进移位位数检测、优化字节输入流程等策略,解决了MQ解码流程中很多判断、分支及循环等操作问题,极大地压缩了位平面的等待时间,提高了解码效率.设计使用Verilog语言在RTL级描述,并通过了FPGA验证,实验结果表明,该算法平均每1个时钟解码一个CX,输出一个解码数据D.     

一种基于JPEG2000压缩域的图像检索算法

互联网上存在大量图像信息,如何有效地对图像资源进行组织并检索到用户所需的图像,便成为人们研究的课题。随着新一代压缩标准JPEG2000的逐渐普及,互联网上采用此标准编码的图像文件jp2会大量涌现,并最终会取代现有的JPEG标准的图像。在此背景下,提出了一种简单快速的基于JPEG2000图像压缩域的检索算法,特征提取综合考虑形状、颜色、纹理和空间信息。所有的特征在解压缩过程中,熵解码之后获得。实验结果表明,相对于传统的基于像素域的图像检索,此算法具有很高的检索效率,而且算法相对简单。     

基于FPGA的JPEG数字图像解码方案设计

介绍了一种以现场可编程门阵列(FPGA)作为硬件平台,对符合国际标准的JPEG压缩图像进行解码的设计方案,给出了图像分量和微控制单元(MCU)的熵解码,并着重描述了各个解码JPEG模块的实现方法.     

一种高速JPEG2000 MQ编码器的VLSI实现

JPEG2000采用的MQ编码器是一种优于Huffman编码的无损数据压缩算法。基于JPEG2000算法规程的MQ编码器速度较慢,限制了整个编码系统的实时性。本文采用部分并行算法,MQ编码器每个时钟最多可以编码2对数据,有效提高了编码器的数据吞吐率,并设计了基于3级流水的VLSI结构。试验结果表明,该算法平均每个时钟编码1.32bit,比普通算法的编码效率提高了约32%。     

A real-time H.264/AVC VLSI encoder architecture

Evolving applications related to video technologies require video encoder and decoder implemented with low cost and achieving real-time performance. In order to meet this demand and targeting especially the applications imposing low VLSI area requirements, the present paper describes a VLSI H.264/AVC encoder architecture performing at real-time. The encoder uses a pipeline architecture and all the modules have been optimized with respect to the VLSI cost. The encoder design complies with the reference software encoder of the standard, follows the baseline profile level 3.0 and it constitutes an IP-core and/or an efficient stand-alone solution. The architecture operates at a maximum frequency of 100 MHz and achieves maximum throughput of 30 frames/s with frame size 1,024 × 768. Results and performance measurements of the entire encoder have been validated on FPGA and VLSI 0.18 μm occupying a total area of 3.9 mm².     

高性能的EBCOT编码及其VLSI结构

提出了比特平面与编码过程全并行处理的EBCOT(embedded block coding with optimizedtruncation)编码结构.通过分析JPEG2000和国内外提出的EBCOT编码结构,指出不仅每一个比特平面,而且对应的编码过程的编码信息可以同时获得,从而给出了比特平面与编码过程全并行处理的块编码方法,并且详细说明了实现的VLSI结构.理论分析以及具体实验结果表明,比特平面与编码过程全并行处理所需的时钟周期最少,FPGA原型系统最高时钟频率可达65MHz,对于512×512的灰度图像,处理速度可达30fps,完全可以实时处理,图像质量达到了公布的JPEG2000标准.     

基于Davinci平台的JPEG2000提升小波算法优化

随着JPEG2000压缩算法越来越广泛地应用到各个领域,提高算法的编码速度成为亟待解决的问题。为提高JPEG2000算法的编码速度,针对JPEG2000编码的小波变换部分,提出了一套基于Davinci平台的优化体系。该体系利用Davinci平台的特点采用数据延拓、DMA乒乓缓存、并行流水等策略减少了运算量,大大加快了算法的执行速度。实验证明算法的速度比传统算法提高11倍以上,并且不存在图像质量下降的问题。     

An efficient hardware implementation of parallel EBCOT algorithm for JPEG 2000

With the augmentation in multimedia technology, demand for high-speed real-time image compression systems has also increased. JPEG 2000 still image compression standard is developed to accommodate such application requirements. Embedded block coding with optimal truncation (EBCOT) is an essential and computationally very demanding part of the compression process of JPEG 2000 image compression standard. Various applications, such as satellite imagery, medical imaging, digital cinema, and others, require high speed and performance EBCOT architecture. In JPEG 2000 standard, the context formation block of EBCOT tier-1 contains high complexity computation and also becomes the bottleneck in this system. In this paper, we propose a fast and efficient VLSI hardware architecture design of context formation for EBCOT tier-1. A high-speed parallel bit-plane coding (BPC) hardware architecture for the EBCOT module in JPEG 2000 is proposed and implemented. Experimental results show that our design outperforms well-known techniques with respect to the processing time. It can reach 70 % reduction when compared to bit plane sequential processing.     

JPEG2000基本系统的功能扩展

新一代静止图像国际压缩标准JPEG2000因其良好的压缩性能和优越的互操作机制而受到图像图形业界的广泛关注。JPEG2000标准中的Part1给出了JPEG2000的基本核心系统,Part2提供了基本系统的多种扩展功能。论文介绍JPEG2000Part2中的扩展功能,并对其应用对象、范围及算法优缺点进行分析。     

一种有效的面向软模块的VLSI布图规划算法

随着VLSI设计规模和复杂度的提高,以可复用IP为代表的软模块得到了广泛的应用,针对软模块的布图规划问题随之变得日益重要。基于正则波兰表达式（NPE）表示,提出了一种形状曲线相加算法来处理软模块之间的组合运算,可获得每个布图解下最优的布图实现。通过回溯算法来确定每个模块的位置及形状,并将它们集成到模拟退火算法的流程之内。应用MCNC和GSRC电路对算法进行了测试,结果表明该算法解决软模块的布图规划问题是可行和有效的。     

JPEG图像压缩算法的IP核设计

以基于矩阵分解的二维DCT算法为基础,设计了JPEG图像压缩算法的IP核,并用Verilog-HDL语言对各模块和整个IP核进行了RTL级描述和仿真,实验结果验证了设计的正确性。     

AVS解码器流水线控制机制的一种改进设计

根据AVS视频标准中的解码算法特点,提出一种改进的AVS解码器流水线控制机制.该流水线对解码模块采用两级控制策略,不同级别流水线中的解码模块数据处理粒度不同,节省了级间缓存.同时,合理安排数据处理顺序,减少了数据等待时间.仿真结果表明,该设计在不影响系统解码性能的基础上节省了大量的存储器资源.     

小波滤波器低功耗并行的VLSI结构设计

提出一种基于行和提升算法,实现JPEG2000编码系统中的小波正反变换(discretewavelettransform)的低功耗、并行的VLSI结构设计方法·利用该方法所得结构一次处理两行数据,分时复用行处理器,使行处理器内以及行、列处理器实现并行处理,且最小化行缓存·对称扩展通过嵌入式电路实现,整个结构采用流水线设计方法优化,加快了变换速度,增加了硬件资源利用率,降低了功耗,效率几乎达到100%·小波滤波器正反变换结构已经经过FPGA验证,可作为单独的IP核应用于正在开发的JPEG2000图像编解码芯片中·