基于CNFET的三值逐次逼近ADC设计

模数转换器(Analog-to-Digital Converter,ADC)是片上集成系统的关键部件,通过对逐次逼近逻辑电路和三值逻辑原理的研究,提出了一种基于碳纳米场效应晶体管(Carbon Nanotube Field Effect Transistor,CNFET)的三值逐次逼近ADC设计方案。该方案首先控制三值电容阵列的底板电压,逐次逼近其模拟量值,产生由高位到低位的二值信号,然后由编码器将二值转换为三值信号,完成整个转换过程,最后实验证明了所设计的电路逻辑功能正确,并具有明显的高速、低功耗特性。     

三值绝热多米诺可逆计数器设计

通过对可逆计数器和绝热多米诺电路结构及工作原理的研究,提出一种三值绝热多米诺可逆计数器的设计方案。该方案首先以开关信号理论为指导,设计具有置位复位功能的三值绝热多米诺D触发器;然后分别设计三值绝热多米诺正反循环门电路与进位借位电路来实现计数器正反计数和级联;最后,在此基础上实现四位三值绝热多米诺可逆计数器。HSPICE仿真结果表明所设计的电路具有正确的逻辑功能和低功耗特性。     

基于神经MOS管的新型反相器设计

通过对神经MOS管特性的研究,提出了一种阈值可控反相器的设计方案。该反相器在结构上与普通CMOS反相器相似,由一个神经MOS管和一个常规MOS管构成。利用神经MOS管阈值可控特性实现反相器的阈值控制功能。最后,采用0.25μm CMOS工艺,利用PSPICE模拟验证了所设计的电路具有正确的逻辑功能,与相同功能的常规反相器比较,该反相器功耗节省46%。     

基于IWBA算法的三值FPRM电路综合优化

通过对杂草蝙蝠算法（Invasive Weed Bat Algorithm,IWBA）和三值FPRM（Fixed-Polarity Reed-Muller）电路函数表达式的研究,提出了一种三值FPRM电路延时和面积优化算法。算法首先建立延时估计模型,评估当前极性电路的适应度函数值;然后利用三值极性转换算法,将二值基准测试电路转换为三值FPRM电路;最后利用IWBA算法进行三值FPRM电路延时和面积最佳极性搜索。实验对10个基准电路进行测试,结果表明：相比于蝙蝠算法（Bat Algorithm,BA）,延时平均降低14.3%,面积平均节省66.0%。     

基于种群协同进化算法的固定极性动态逻辑电路功耗优化

基于电路的动态逻辑实现形式,建立了固定极性XNOR/OR电路低功耗极性优化问题的数学模型;针对传统遗传算法(TGA)和量子算法(TQA)的优势和不足,借鉴合作型协同进化思想,提出了种群协同进化算法(PCEA)。该算法包含主体种群和小规模的量子比特种群,采取两种群并行进化、统一评估和主体种群择优重组的进化策略。主体种群采用包括选择、交叉和变异在内的常规进化方式。量子比特种群采用均匀进化和多次测量的进化方式,以便得到一组尽可能均匀覆盖解空间的个体补充到主体种群,避免算法出现“早熟”现象。最后,8个MCNC Benchmark 电路的测试结果表明了PCEA的优化效果及其稳定性。     

基于SABL的抗DPA攻击可重构加法器设计

差分功耗分析（Differential Power Analysis,DPA）通过分析密码器件处理不同数据时的功耗差异来盗取密钥。运用具有功耗独立特性的灵敏放大型逻辑（Sense Amplifier Based Logic,SABL）设计密码器件可以有效防御DPA攻击。通过对SABL电路与传统加法器原理的研究,提出了一种能够抗DPA攻击的可重构加法器设计方案。首先,结合SABL电路特点得到具有抗DPA攻击性能的加法器电路;然后利用控制进位方式构成可重构加法器,支持4个8位数据或2个16位数据的加法运算。Spectre模拟验证表明,该加法器逻辑功能正确,与传统加法器相比功耗独立性能提升了97%,防御DPA攻击性能明显。     

基于CTGAL电路的并行前缀加减法器设计

通过对钟控传输门绝热逻辑（Clocked Transmission Gate Adiabatic Logic,CTGAL）电路和加法器电路的研究,提出了一种基于CTGAL电路的绝热并行前缀加减法器设计方案。对依据此方案设计的几种并行前缀加减法器进行计算机模拟、分析和比较,结果表明：Ladner-Fischer并行前缀加减法器更适合用CTGAL电路实现,且与利用PAL-2N（Pass-transistor Adiabatic Log-ic-2NMOS）电路设计的绝热并行前缀加减法器相比,该加减法器的每个周期平均节省能耗约56%。     

时钟低摆幅三值双边沿低功耗触发器的设计

通过对各类多值触发器的研究,提出了一种反馈保持型时钟低摆幅三值双边沿低功耗新型触发器(Feedback Keeper Low-swing Clock Ternary Low-Power Double-Edge-Triggered FlipFlop, FK-LSCTLPDFF)设计方案。该方案利用反馈保持避免电路因输入信号瞬间毛刺引起的错误翻转,利用时钟信号双边沿跳变敏感抑制冗余跳变,利用时钟低摆幅降低三值触发器功耗。该电路与三值单边沿触发器相比,在保持相同数据吞吐量的条件下,可使时钟信号的频率减半,从而降低整个电路的系统功耗。通过PSPCIE模拟,验证了所设计电路具有正确逻辑功能,低功耗特性明显。     

基于CNFET的三值内容寻址存储器单元设计

通过对三值静态随机存储器（Static Random Access Memory,SRAM）单元和数据比较电路结构以及碳纳米场效应晶体管（Carbon Nanotube Field Effect Transistor,CNFET）的研究,提出了基于CNFET的三值内容寻址存储器单元设计方案。首先利用CNFET阈值可调特性和开关信号理论设计三值缓冲器,采用反馈控制连接技术实现三值SRAM存储;然后结合三值SRAM单元和三值逻辑原理设计三值内容寻址存储器单元;最后实验验证,所设计的三值内容寻址存储器单元具有正确的逻辑功能,且与三态内容寻址存储器单元相比功耗延时积（Power-Delay Product,PDP）降低约83%。     

基于CNFET的高速低功耗三值灵敏放大器设计

通过对碳纳米场效应晶体管（Carbon Nanotube Field Effect Transistor,CNFET）和灵敏放大器原理的研究,提出了一种基于CNFET的高速低功耗三值灵敏放大器设计方案。该方案首先剖析三值反相器电路结构,采用交叉耦合反相器作为三值锁存器;其次结合输入输出信号分离方法,提高放大差分信号速度;然后利用使能信号控制电路状态,降低三值灵敏放大器功耗。采用32 nm CNFET标准模型库进行HSPICE仿真,结果表明所设计的电路逻辑功能正确;芯片成品率高达96.48%,具有较强的稳定性,且与利用CMOS设计的二值灵敏放大器相比工作速度提高64%,功耗降低83.4%。