一种基于噪声的真随机数发生器的ASIC设计与实现

提出了一种应用于密码系统的硬件随机数发生器的ASIC实现,即通过振荡采样把相位噪声转变为随机数.为了使输出平稳,在输出级设计了异或链和伪随机网络.理论研究和仿真测试证明,该方案能生成分布均匀、彼此独立的随机信号.经制版流片后,芯片在1 MHz时钟下输出满足随机性测试的串行随机数.     

0.13μm CMOS下的1000Base-T联合解码均衡器

分析了0.13 μm CMOS工艺下适合于IEEE 802.3 ab标准1000Base-T千兆以太网收发器的联合解码均衡器结构。通过分析适用于1000 Base-T的超前计算技术,对超前计算结构进行了优化,降低了现有联合解码均衡器在0.13 μm工艺下的硬件复杂度。通过物理设计确定了优化的联合解码均衡器的算法与结构。优化后,14抽头MA4在0.13 μm工艺下门数减少了8.7 k,约9%,14抽头并行判决反馈解码器门数减少了9.5 k,约6%。     

基于锁相环的时钟相位插值电路设计与实现

千兆以太网收发器模拟前端的时钟恢复电路要求锁相环(PLL)能够提供"128相"等相位差的时钟信号.为了满足此要求,设计了一种相位插值电路,它在不增加四级VCO级数的基础上,对其输出时钟的相邻相位进行16插值.仿真结果表明,该插值电路使PLL的输出时钟相位从8相增加至128相,证明了电路的有效性.     

千兆位以太网物理编码子层编码算法与实现

为满足千兆位以太网1000Base—T在5类线上传输IGbps数据的要求,介绍了千兆以太网收发器物理编码子层的编码算法,并给出了ASIC实现方案。使用递归式系统卷积码和网格编码,可以达到约6dB的编码增益。用Verilog语言完成发送幔块设计,仿真结果表明该设计完全符合802．3ab协议规范,能够满足千兆位以太网的传输要求。