一种低压低功耗SRAM/SOI单元设计

提出一种改进4管自体偏压结构SRAM/SOI单元.基于TSUPREM4和MEDICI软件的模拟和结构性能的分析,设计单元结构并选取结构参数.该结构采用nMOS栅下的含p+埋沟的衬底体电阻代替传统6管CMOSSRAM单元中的pMOS元件,具有面积小、工艺简单的优点.该结构可以在0.5V的电源电压下正常工作,与6管单元相比,该单元瞬态响应正常,功耗只有6管单元的1/10,满足低压低功耗的要求.     

一种新颖的乘法器核内建自测试设计方法

提出一种新颖的乘法器核内建自测试（BIST）方法。结合C可测性与伪随机测试的优点。所设计的测试电路的附加面积比传统的伪随机电路要低56％，该方法采用独特的赋值方法。生成精简的、故障覆盖率高于99％的测试图形，并用开发的软件对测试图形排序和压缩，平均跳变密度和宽度得以大大减少．基于上述研究成果，可容易实现低成本BIST电路，基于Synopsys相关工具软件的模拟和分析结果表明，提出的BIST电路在面积、功耗和速度等方面均优于现有的BIST设计。     

一种低压低功耗SRAM/SOI单元设计

提出一种改进4管自体偏压结构SRAM/SOI单元.基于TSUPREM4和MEDICI软件的模拟和结构性能的分析,设计单元结构并选取结构参数.该结构采用nMOS栅下的含p 埋沟的衬底体电阻代替传统6管CMOSSRAM单元中的pMOS元件,具有面积小、工艺简单的优点.该结构可以在0.5V的电源电压下正常工作,与6管单元相比,该单元瞬态响应正常,功耗只有6管单元的1/10,满足低压低功耗的要求.     

高压BCDMOS集成电路的工艺集成

对高压13CD--MOS器件的结构和工艺进行了研究,用器件模拟MEDICI和工艺模拟T-SUPREM软件分别对器件结构和工艺参数进行了设计优化．在工艺兼容的前提下,设计制作了包含NPN、PNP、NMOS、PMOS、高压LDMOS等结构的BCDMOS集成电路样管．测试结果表明,样管性能与模拟结果相符．     

对SoC芯片全面验证的仿真结构的研究

研究构成仿真环境的策略及软硬件协同验证环境的接口实现,介绍了用于功能和性能验证的软件伪随机测试生成方法.该方法对SoC和复杂的板机系统进行可测性设计的优化验证,大大降低测试成本,缩短了系统开发周期.     

一种基于ARCT的抗辐射加固器件结构设计

本文在探索半导体器件辐射损伤效应与机理的基础上,研究了通过器件的优化设计达到抗辐射加固性能要求的有效方法.基于0.18μmCMOS工艺条件,利用DVINCI三维器件模拟软件,建立了具有较好抗辐射性能的FD-SOI/MOSFET器件的加固模型,并提出了一种新型有源区裁剪(ARC)的双多晶硅栅结构晶体管.通过模拟辐射环境下器件的工作情况,证明该种结构具有很强的抗总剂量辐射的能力.     

基于表面势的MOSFET模型

基于表面势的模型由于其本质上的优点 ,在小尺寸器件建模中日趋得到重视。文中通过对几种典型的表面势模型的分析 ,论述了基于表面势模型的建模思想、特点和在电路模拟中的优越性。分析表明 ,这是一种基于物理描述的模型 ,具有连续性、物理意义明确、结构简明等特点 ,对建立小尺寸器件整体模型非常适合和有效。     

高频单片DC/DC转换器中双层平面电感的优化

提出了一种全局优化算法,将几何规划的关键技术应用于完全集成DC／DC转换器所需的双层片上电感器设计．在给定的约束条件下,几何规划算法可以全局性地高效解决电感器各竞争目标(如品质因数与所占面积)之间的优化折中问题．针对电感值为10~40nH的方形与圆形双层串联平面电感,在物理模型的基础上用几何规划算法及其形式的解析表达式来进行优化．优化结果表明,在相同的约束条件下,圆形线圈不同电感值对应的最大品质因数要比方形线圈的相应值高出约20%,但是形状的不同并没有显著改善谐振频率．     

孔栅MOS型CO气敏半导体器件

双层孔栅MOSFET是CO气敏的一种新型半导体器件.本文介绍了自行设计的这类器件的结构、气敏原理、制作结果.所得器件测量结果表明,1000ppm CO气氛中,150℃下阈电压改变量可途300mV以上.