基于SRAM的通用存算一体架构平台在物联网中的应用

最近,存算一体(IMC)架构引起了广泛关注,并被认为有望成为突破冯诺依曼瓶颈的新型计算机架构,特别是在数据密集型(data-intensive)计算中能够带来显著的性能和功耗优势.其中,基于SRAM的IMC架构方案也被大量研究与应用.该文在一款基于SRAM的通用存算一体架构平台——DM-IMCA的基础上,探索IMC架构在物联网领域中的应用价值.具体来说,该文选取了物联网中包括信息安全、二值神经网络和图像处理在内的多个轻量级数据密集型应用,对算法进行分析或拆分,并将关键算法映射到DM-IMCA中的SRAM中,以达到加速应用计算的目的.实验结果显示,与基于传统冯诺依曼架构的基准系统相比,利用DM-IMCA来实现物联网中的轻量级计算密集型应用,可获得高达24倍的计算加速比.     

基于仿真的32位RISC微处理器的功能验证方法

提出了一种基于仿真(slmulation-hased)的32位RISC微处理器的功能验证方法，以伪随机生成和针对流水线模型生成激励向量方式相结合为主的验证环境的建立，提高了功能验证的自动化程度和效率；同时采用代码覆盖率来分析和指出功能验证中的遗漏之处，从而提高了整个验证环境的完备性．另外，通过FPGA硬件验证的结果以及32位RISC微处理器流片的测试结果，可以证明本文所提出的功能验证方法的有效性和完备性．     

针对流水冲突的微处理器功能验证程序的自动生成

功能验证是处理器设计中的关键问题，而基于激励向量仿真的方法是功能验证的主流技术，其难点在于如何产生高效的测试程序。研究了针对流水冲突的测试程序的自动生成方法。与常规技术相比，该方法适用于深度流水、指令系统复杂的处理器，具有自动化程度高、针对性强等优点。本文方法已应用于32位RISC处理器的验证中，取得了良好的效果。     

基于SRAM的通用存算一体架构平台在物联网中的应用

最近，存算一体(IMC)架构引起了广泛关注，并被认为有望成为突破冯诺依曼瓶颈的新型计算机架构，特别是在数据密集型(data-intensive)计算中能够带来显著的性能和功耗优势。其中，基于SRAM的IMC架构方案也被大量研究与应用。该文在一款基于SRAM的通用存算一体架构平台——DM-IMCA的基础上，探索IMC架构在物联网领域中的应用价值。具体来说，该文选取了物联网中包括信息安全、二值神经网络和图像处理在内的多个轻量级数据密集型应用，对算法进行分析或拆分，并将关键算法映射到DM-IMCA中的SRAM中，以达到加速应用计算的目的。实验结果显示，与基于传统冯诺依曼架构的基准系统相比，利用DM-IMCA来实现物联网中的轻量级计算密集型应用，可获得高达24倍的计算加速比。     

基于多核平台的RS译码器

提出一种基于多核平台的Reed-Solomon(RS)译码器。为提高译码器的数据吞吐率,分析?RS译码算法的特点,在多核层次上进行任务划分,并在SIMD单核层次上进行数据并行处理,以减少存储器访问次数,最小化核间通信,通过多核平台实现RS(255, 239, 8)。实验结果表明,当码率最差时,该译码器的吞吐率仍可达到4.35 Gb/s。     

基于扩展寄存器与片上网络的运算阵列设计

为提高多核处理器性能,在传统硬件加速部件的基础上,提出一种新型的运算阵列设计方案.将运算阵列与多核处理器的通信端口映射在扩展寄存器地址空间上,实现阵列与多核处理器的紧密耦合.通过片上网络连接各个运算单元,实现运算阵列的灵活配置和高度共享.在实验系统上实现1 024点快速傅里叶变换和H.264解码器,结果表明,与纯软件实现相比,该方案能使处理器性能和功耗都有所改善.     

基于存储计算的可重构加速架构设计

为降低存储墙以及传统的冯诺依曼瓶颈对计算系统高性能和低功耗设计带来的影响,提出一种基于存储计算的硬件加速架构。将排列规则的存储阵列转化为可重构的计算源,在保证原来存储功能的情况下,完成特定运算,实现存储和计算的双重功能;采用后台数据传输机制隐藏处理器和片外存储计算逻辑通信的延时,充分利用存储器的块状组织结构,以高带宽实现不同任务的并行计算,提高系统性能。实验结果表明,相对于传统的加速结构,采用该架构可以使系统以低于2%的硬件开销,提升至少2倍性能。     

一种新型片上网络互连结构的仿真和实现

综合性能、硬件实现等方面考虑,提出一种基于片上网络的互连拓扑结构-层次化路由结构MLR(Multi-Layer Router).该结构通过层次化设计减小网络直径,具有良好的对称性和扩展性.网络建模仿真和硬件实现结果显示,在不同网络负载和不同IP核节点数的情况下,MLR与传统结构相比,在处理网络通信时,对于网络丢包率、通信延迟和网络吞吐量等网络性能参数均有最多50%-70%的提升;同时通过共享路由的方式,减少了超过20%的芯片面积和40%以上的动态功耗,有效降低了互连结构的硬件开销     

65nm下低功耗稳定性高的寄存器堆的设计

本文详细分析了低功耗稳定性高的32x32, 4读2写的寄存器堆,提出了采用MUX和锁存器的输出结构。该输出结构没有任何动态或模拟电路,提高了鲁棒性的同时降低了功耗。简化的时序不仅降低了功耗,而且增强了鲁棒性。连续读“0”或“1”的时候,这种结构能够消耗更小的功耗。该寄存器堆已在65nm下流片,芯片测试结果显示,它1.2V电源电压下,工作频率为0.8GHZ,消耗功耗7.2mW。     

一种适合于SOC系统的JTAG扩展化可测性设计

随着集成电路系统复杂性的提高及基于 IP核的 SOC系统的出现 ,电路测试的难度不断增大 ,对电路可测性设计提出了更高的要求。文中在研究了现有各种可测性设计方法优劣后提出了扩展化的 JTAG可测性设计电路 ,它在稍增加电路复杂度的情况下融合各测试方法 ,并提出了利用这种测试电路的 IC系统测试方案。它克服了测试基于 IP核的 SOC系统的一些难点。