一种TS over IP网关设计

提出一种对现有数字电视前端设备进行IP化改造的方法。该系统以ARM Cortex-M3内核的LM3S9B92为核心,将TS分组以IP格式封装,利用CY7B933和EP1C3T144C8N芯片,实现了TS流的接收及PCR校正。实测结果表明,该方案中的PCR抖动时延远小于500 ns,节目效果好。     

基于FPGA的虚拟FIFO改进设计

为了降低网络接口缓存设计的开发难度和复杂度,对现有基于FPGA的DDR2虚拟FIFO设计进行了改进.提出了以FPGA(EP4CGX150F672)为核心、DDR2(MT47H128M16RT-25E)为数据缓存、采用Qsys系统互联及IPCORE辅助搭建设计的改进方案,实现了DVB-IP分组TS流的快速缓存,平滑IP网络抖动,避免了数据码流丢失和延迟过大的问题.该设计方案在降低传统设计难度和复杂度的背景下,具有良好的存储器兼容性,同时具有系统资源丰富、容量大、成本低和开发周期短等优点,在众多DVB行业的设备中使用后效果良好.