排序方式: 共有104条查询结果,搜索用时 234 毫秒
1.
SoC平台——Parterre的实现 总被引:1,自引:0,他引:1
本文主要介绍由哈尔滨工业大学微电子中心开发的SoC平台——Parterre的功能。包括基于RTEMS实时操作系统和cycie—accurate仿真器的软件开发平台,基于三总线的芯片/FPGA开发平台,基于AMBA总线协议和VCI接口的IP开发平台。以及基于CPU指令集为测试向量的Debug平台。利用该平台可以快速的进行SoC模型的定义和芯片的开发。 相似文献
2.
基于深亚微米MOSFET的短沟道效应(迁移率退化、热载流子效应、体电荷效应、沟道长度调制效应等),提出了一种高频沟道噪声分析模型.该分析模型不仅具有较高的精确性,而且只包括MOSFET的工艺参数和电学参数,不含有微积分和拟合参数,较大地提高了MOSFET高频噪声模型的易用性.根据MOSFET的高频等效电路,得出了MOSFET的噪声系数模型.实验结果证明,提出的深亚微米MOSFET高频噪声模型的仿真结果与测试结果的平均误差不到0.4 dB,并与其他高频沟道噪声分析模型进行了比较. 相似文献
3.
4.
一种低功耗高性能的滑动Cache方案 总被引:2,自引:0,他引:2
Cache存储器的功耗占整个芯片功耗的主要部分.针对不同类型的应用程序对指令和数据Cache的容量实时需求不同,一种滑动Cache组织方案被提出.它均衡考虑指令和数据Cache需求,动态地调整一级Cache的容量和配置,消除了Cache中闲置部分产生的功耗.SPEC95仿真结果表明,采用滑动Cache结构不但降低了一级Cache的动态和静态泄漏功耗,而且还降低了整个处理器的动态功耗,提高了性能.滑动Cache比两种传统Cache结构和DRI结构的一级Cache平均动态功耗分别降低21.3%,19.52%和20.62%.采用滑动Cache结构与采用两种传统Cache结构和DRI结构相比,处理器平均动态功耗分别降低了8.84%,8.23%和10.31%,平均能量延迟乘积提高了12.25%,7.02%和13.39%. 相似文献
5.
7.
8.
9.
10.