0.18m CMOS中用于频率综合的时间数字转换器

该文提出一种应用于全数字锁相环高分辨率的时间数字转换器TDC。该TDC延时单元由两级特殊的反相器构成,其中第一个反相器只考虑上升沿,而第二个反相器只考虑下降沿,通过合理选择两级反相器的尺寸可使总延时小于传统延时单元的一半,从而提高了TDC的分辨率。针对这种只考虑单沿的延时单元,该文还提出了相应的TDC系统。实验结果表明,在0.18μm CMOS工艺下,该文提出TDC的分辨率能达到28 ps。     

0.18m CMOS中用于频率综合的时间数字转换器

该文提出一种应用于全数字锁相环高分辨率的时间数字转换器TDC。该TDC延时单元由两级特殊的反相器构成,其中第一个反相器只考虑上升沿,而第二个反相器只考虑下降沿,通过合理选择两级反相器的尺寸可使总延时小于传统延时单元的一半,从而提高了TDC的分辨率。针对这种只考虑单沿的延时单元,该文还提出了相应的TDC系统。实验结果表明,在0.18μmCMOS工艺下,该文提出TDC的分辨率能达到28ps。     

改进的RLC互连线延时估算方法

为了提高超大规模集成电路中全局互连线延时估算的精度,提出了一种基于RLC模型延时估算的方法.该方法将互连系统中的延时分为2部分: 电磁波传输延时和波形上升沿延时,并分别进行估算.计算出电磁波传输延时,并消除其对原传输函数的影响得到一个新的传输函数.利用一种稳定的二阶RLC模型对新传输函数进行逼近,估算出波形上升沿延时.实验结果表明: 该方法在后者远大于前者的时候,其估算结果至少能保证和传统方法有相同的精度.而在两者大小相当的情况下,该方法能够较大地提高对延时估算的精度.