基于COB组装工艺的芯片失效分析

在市场上逐步推广的液晶模块(LCM)生产中,其LCD系列驱动电路的封装工艺主要采用裸芯片的COB(chip on Board)封装方式。文中通过总结自行设计和加工的LCD系列电路在应用厂商批量使用过程中出现的COB封装问题,对COB的工艺流程、COB工艺中的关键工艺——键合以及主要的失效点以及常见的失效原因进行分析,并结合在实际推广过程中问题的解决方法,对LCD系列驱动电路和其他芯片在COB应用中主要出现的键合不良、边缘铝层颜色异常、钝化孔残留、键合参数、COB环境等方面问题加以整理归纳,并提出了可行的解决办法。     

5083/6061异种铝合金角焊缝组织与性能分析

采用两种焊丝Al5356和Al4043进行了6 mm厚的5083/6061异种铝合金角焊缝的焊接,对焊缝接头的组织和力学性能分析。试验表明:使用两种焊丝都可以得到成形合格的角焊缝,但热输入较小的焊缝熔深尺寸和焊缝厚度尺寸更为稳定。使用焊丝Al5356的焊缝接头组织晶粒及第二相更细密,焊丝Al5356的工艺适应性更强;焊丝Al5356焊接的异种铝合金的角焊缝强度更高,在5系和6系的异种铝合金焊接结构设计及工程应用中应当优先选择焊丝Al5356。     

可调节型低抖动时钟占空比稳定电路的设计

介绍了一种用于高速流水线ADC双沿采样的时钟占空比稳定电路。在传统占空比稳定电路的基础上,增加含连续时间积分器的反馈环路,并设计了时钟周期检测电路,同时可通过SPI配置积分器的参考电压,在片外调节芯片制造过程中产生的误差,并在前端增设一个高增益带宽时钟放大器,用来放大幅度很小(Vp-p<100 mV)的差分输入时钟信号。电路采用0.18 μm 1.8 V 1P5M CMOS工艺,可对频率范围为50~250 MHz、占空比范围为10% ~ 90%的输入时钟进行稳定调节,时钟峰-峰值抖动约为0.3 ps @ 250 MHz。     

可调节型低抖动时钟占空比稳定电路的设计

介绍了一种用于高速流水线ADC双沿采样的时钟占空比稳定电路。在传统占空比稳定电路的基础上,增加含连续时间积分器的反馈环路,并设计了时钟周期检测电路,同时可通过SPI配置积分器的参考电压,在片外调节芯片制造过程中产生的误差,并在前端增设一个高增益带宽时钟放大器,用来放大幅度很小(Vp-p100mV)的差分输入时钟信号。电路采用0.18μm 1.8V 1P5MCMOS工艺,可对频率范围为50~250MHz、占空比范围为10%~90%的输入时钟进行稳定调节,时钟峰-峰值抖动约为0.3ps@250MHz。     

一种快速全差分CMOS运算放大器

文章在CSMC0．5μm／5V硅CMOS工艺模型下,设计了一种用于电表计量芯片的全差分运算放大器。该运放采用两级结构,其中第一级为折叠式共源共栅结构,第二级为PMOS输出缓冲结构。文章采用开关电容技术实现共模反馈以稳定输出共模电压,跟传统方法相比,这将能降低芯片面积及降低功耗。采用HSPICE软件对该电路进行仿真,仿真结果表明在负载电容为2pF情况下,该运算放大器具有开环增益为84．7dB、单位增益带宽达44．8MHz、相位裕度为67°、闭环小信号建立时间为39ns。     

一种具有预驱动电路的低抖动LVDS驱动器

传统LVDS驱动器由于电源不稳定、驱动器与传输线之间阻抗不匹配等不良因素的影响,输出波形会出现抖动,质量下降.在传统LVDS驱动器的基础上,设计了一种新颖的LVDS驱动电路.该电路采用预驱动技术,控制输出电压的翻转和减少总输入电容,输出波形较为平滑.采用0.18μm工艺对电路进行仿真.结果显示,电路输出波形摆幅为0.345 V,输出共模电压为1.17V,总输入电容为72 fF.     

一种增益增强的折叠-共源共栅运算放大器

设计了一种适用于数字音频功放中△-∑A/D的全差分跨导运算放大器,通过采用增益增强方法,使运放具有较高的直流增益.电路采用SMIC 0.5μ CMOS混合信号双阱工艺.并在Cadence环境下用Hspice进行模拟仿真.结果表明:该运放增益可达85dB,负载电容为2.5pF时,相位裕度为68.8°,单位增益带宽为44.3MHz,共模抑制比为127dB,输入共模范围为0.3V～4.4V.     

一种基于标准CMOS工艺的∑-Δ ADC设计与实现

文章介绍了一款基于华润上华的0.5μm DPTM CMOS工艺的∑-Δ ADC设计方法和实现过程。同时对∑-ΔADC实现的基本原理、过采样技术和噪声整形技术进行了论述。最后对其在具体的电路中的实现方法作了相应的探讨。     

一种基于嵌入式ADC应用的运算放大器IP核

介绍了一种适用于嵌入式模拟／数字转换器（ADC）应用的全差分低功耗性能可调运算放大器IP核。该运放芯核采用TSMC 0．25μm标准数字CMOS工艺设计。基于BSIM3V3 Spice模型，采用Hspice在2．5V单电源电压下，分别对整个电路在几组不同的偏置条件下进行仿真，其中一组偏置在低频增益为74dB，相位裕度为60°，单位增益带宽为107MHz，摆率为210V／μs时，整个电路的静态功耗仅为1．75mW。     

一种高性能DSP中断系统的研究与设计

提出了一种高性能数字信号处理器中断系统结构,通过中断优先级的灵活可变以及系统仲裁周期的可选择性,提高中断系统的执行效率.由于中断向量表的中断服务例程的可跨越性和中断优先级分组两个特点,提高了中断优先级排列的灵活实用性.通过引入外设控制处理器来作为中断服务的提供商,增加了中断处理的途径.理论分析与仿真结果表明达到了系统中断功能的要求.