基于仿真的32位RISC微处理器的功能验证方法

提出了一种基于仿真(slmulation-hased)的32位RISC微处理器的功能验证方法，以伪随机生成和针对流水线模型生成激励向量方式相结合为主的验证环境的建立，提高了功能验证的自动化程度和效率；同时采用代码覆盖率来分析和指出功能验证中的遗漏之处，从而提高了整个验证环境的完备性．另外，通过FPGA硬件验证的结果以及32位RISC微处理器流片的测试结果，可以证明本文所提出的功能验证方法的有效性和完备性．     

针对流水冲突的微处理器功能验证程序的自动生成

功能验证是处理器设计中的关键问题，而基于激励向量仿真的方法是功能验证的主流技术，其难点在于如何产生高效的测试程序。研究了针对流水冲突的测试程序的自动生成方法。与常规技术相比，该方法适用于深度流水、指令系统复杂的处理器，具有自动化程度高、针对性强等优点。本文方法已应用于32位RISC处理器的验证中，取得了良好的效果。     

一种适用于DVB-T/H系统的自适应信道估计算法

提出了一种基于导频的自适应信道估计算法,该算法在最小平方误差(LS)算法的基础上采用两维插值方法估计出无线信道的频率响应:在时域上进行线性插值,在频域上根据系统软判决信噪比自适应地进行线性插值或维纳滤波插值。在地面数字视频广播(DVB-T)系统中的仿真结果表明,该算法具有较高的性能,而且在信噪比较高的情况下,它的复杂度很低,可以进一步应用于手持数字视频广播(DVB-H)系统中。     

一种适用于开关电容电路的MOS开关栅增压电路

提出了一种新的MOS器件栅增压电路,它在减小MOS开关导通电阻的同时,减少了衬偏效应以及MOS开关输出信号的失真. 该电路采用了0.13μm 1.2V/2.5V CMOS工艺,HSPICE的仿真结果表明该栅增压电路适用于高速低电压开关电容电路.     

一种GF(2~k)域的高效乘法器及其VLSI实现

在分析全串行和全并行 GF(2 k)域乘法的基本原理基础上提出了一种适合于任意 GF(2 k)域的乘法器 UHGM(U nified Hybrid Galois Field Multiplier) .它为当前特别重要的 k为素数的 GF(2 k)域乘法 ,提供了一种高效的实现方法 .该乘法器具有结构规整、模块化好的特点 ,特别适合于 VL SI实现 ,同时这种结构具有粗粒度的面积和速度的可伸缩性 ,方便了在大范围内进行实现面积和速度的权衡 .最后给出了 GF(2 1 6 3)域上乘法器的 ASIC综合的结果     

一个59mW 10位40MHz流水线A/D转换器

设计了一个工作在3.0V的10位40MHz流水线A/D转换器,采用了时分复用运算放大器,低功耗的增益自举telescopic运放,低功耗动态比较器,器件尺寸逐级减小优化功耗.在40MHz的采样时钟,0.5MHz的输入信号的情况下测试,可获得8.1位有效精度,最大积分非线性为2.2LSB,最大微分非线性为0.85LSB,电路用0.25μm CMOS工艺实现,面积为1.24mm2,功耗仅为59mW,其中同时包括为A/D转换器提供基准电压和电流的一个带隙基准源和缓冲电路.     

一种适用于数字视频编码器的高性能直接数字频率合成器

提出了一种适用于数字视频编码器的直接数字频率合成器 DDFS(Direct Digital Frequency Synthesizer)新结构 .通过采用相位截断噪声整形技术 ,使所需要的 ROM面积下降为传统结构的 1/ 8.同时采用了其它优化策略进一步减少了 ROM的面积 ,整个 DDFS仅需要 115 2 bit的 ROM.DDFS输出在 PAL 制式下信噪比为 6 9d B,NTSC制式下为 70 .7d B     

一种适用于数字视频编码器的高性能直接数字频率合成器

提出了一种适用于数字视频编码器的直接数字频率合成器DDFS(DirectDigitalFrequencySynthesizer)新结构.通过采用相位截断噪声整形技术,使所需要的ROM面积下降为传统结构的1/8.同时采用了其它优化策略进一步减少了ROM的面积,整个DDFS仅需要1152bit的ROM.DDFS输出在PAL制式下信噪比为69dB,NTSC制式下为70.7dB.     

一种500MHz32×32bit高速五端口CMOS寄存器堆

采用0.35μm CMOS工艺,实现了一个500MHz、32×32bit的高速五端口寄存器堆.它可以同时进行二个写操作和三个读操作,并且在同一时钟周期完成先写后读.在电流工作方式下,通过设计优化的存储单元、新型高速电流灵敏放大器以及一种灵敏放大器控制信号产生电路,提高了寄存器堆的读取速度.另外还采用了TSPC(true single-phase clock)-D触发器等高速技术来进一步加快读取速度,电路仿真结果表明该寄存器堆的读取时间为1.85ns.     

可综合算术运算单元的性能建模及VLSI结构优化

提出了一种可综合算术运算单元的性能评估与建模方法.该方法以单位门面积及延迟模型为基础,在设计的早期即可估算电路的面积、延迟等性能指标,从而便于设计者进行VLSI结构的优化,避免设计叠代;并以算术运算中最典型的二进制加法器为例,研究如何利用该模型对电路的VLSI实现结构进行评估、优化;理论分析的结论与电路的实现结果吻合,验证了该方法的有效性.