一种GF(2k)域的高效乘法器及其VLSI实现

在分析全串行和全并行GF(2k)域乘法的基本原理基础上提出了一种适合于任意GF(2k)域的乘法器UHGM(Unified Hybrid Galois Field Multiplier)．它为当前特别重要的k为素数的GF(2k)域乘法,提供了一种高效的实现方法．该乘法器具有结构规整、模块化好的特点,特别适合于VLSI实现,同时这种结构具有粗粒度的面积和速度的可伸缩性,方便了在大范围内进行实现面积和速度的权衡．最后给出了GF(2163)域上乘法器的ASIC综合的结果．     

可配置GF(2m)域Digit-Serial乘法器

本文针对椭圆加密算法的应用，基于已有的GF(2^m)域Digit—Serial不可配置乘法器，通过控制输入数据格式、内镶GF（2^m）域Digit—Serial不可配置乘法器，得到了一个在硬件上可配置的快速乘法器。运用本文的思想实现了可计算域值为150～256的GF(2^m)域Digit-Serial的乘法器，用此乘法器计算域值为163的乘法，仿真结果同域值为163的不可配置并行乘法器的一致。本文最后还给出了几种可配置乘法器结构的性能比较，结果表明在硬件上可配置的GF（2^m）域乘法器解决方案中，本文提出的结构克服了并行可配置乘法器在大域值应用中关键路径延迟太长、硬件开销太大，串行可配置乘法器实现速度太慢的弊病。需要说明的是，本文的实现方法可以内镶各种不同的GF（2^m）域Digit-Serial不可配置乘法器以满足实际应用的需要。     

基于FPGA技术的GF(2m)域乘法器的研究和设计

椭圆曲线密码体制以其密钥短、安全强度高的优点获得了广泛的重视和应用,而GF(2m)有限域乘法运算是该密码体制最主要的运算.本文研究了基于FPGA芯片的多项式基乘法器的快速设计方法,并给出了面积与速度的比较和分析.     

一种快速有限域乘法器结构及其VLSI实现

提出了一种快速有限域乘法器结构.将多项式被乘数与乘数各自平分成两个子多项式,并使用数字乘法结构计算这些子多项式的乘积.通过改变数字乘法结构的数字大小D,来均衡乘法器性能和实现复杂度.为了简化模不可约多项式f(x)运算,采用特殊多项式AOP(all one polynomials)和三项式,产生有限域GF(2m).这种乘法器与LSD乘法器相比,在数字大小D相同时,可将运算速度提高1倍.这种乘法器结构适合高安全度密码算法的VLSI设计.     

一种可重构的快速有限域乘法结构

在一种改进的串行乘法器的基础上,提出了一种可重构的快速有限域GF (2m )(1＜mM)乘法器结构。利用一组配置信号和逻辑电路来改变有限域的度m,使得乘法器可以重构和编程。同时采用门控时钟减小电路功耗。该乘法器结构具有可重构性、高灵活性和低电路复杂性等特点。与传统的移位乘法器相比,它将乘法器速度提高一倍。这种乘法器适合于变有限域,低硬件复杂度的高性能加密算法的VLSI设计。     

GF(2n)域上的一种Ⅱ型优化正规基乘法器及其FPGA实现

有限域GF(2ⁿ)上的椭圆曲线密码体制以其密钥短,安全强度高的优点正在获得广泛的重视和应用.该密码体制最主要的运算是有限域上的乘法运算.本文提出了一种基于Ⅱ型优化正规基的乘法器,该乘法器具有Massey-Omura乘法器的优点,又避免了其不足,易于编程,适合FPGA实现.实验表明,该算法简单,快速.     

高速流水线结构的大整数乘法器FPGA设计与实现

大整数乘法是密态数据计算中最为耗时的基本运算操作,提高大数乘法单元的计算速度在全同态加密机器学习等应用中尤为重要.提出了一种输入数据位宽为768 kbit的高速大整数乘法器设计方案,将核心组件64 k点有限域快速数论变换(NTT)分解成16点NTT实现,并通过算法分治处理,细化16点NTT的流水线处理过程.采用加法和移...     

实现Reed-Solomon码译码的新电路--在普通基上用"比特串行乘法电路"实现RS码译码

本文推出了在域GF(2m)上用于RS码译码的两种新电路:普通基"比特串行序列乘法电路"和"比特串行乘法累加电路",基本上以m个与门代替了两个任意元素相乘的复杂乘法器,使译码电路大大简化.作为一个应用实例,详细阐明了用它们构造的RS码纠删/纠错译码各步电路.这两种新电路对性能优良的RS码的使用和推广具有实用价值.     

一种支持预搜索的面积紧凑型BCH并行译码电路

在支持预搜索的面积紧凑型BCH并行译码电路中,采用双路选通实现结构,在校正子运算电路的输入端完成被纠码序列与有限域常量的乘法,简化了电路结构;在实现IBM迭代算法时,为了压缩实现面积,复用一个有限域GF(2n)上的二输入乘法器,一轮迭代运行多拍运算:设计了全组合逻辑预搜索模块,加快了BCH截短码的搜索速度.同现有技术相比,该译码电路实现面积紧凑且关键路径短.综合与静态时序分析结果表明,对于512字节的信息元和8-bit的纠错能力,该译码器在80MHz工作频率下符合时序要求;在TSMC 0.18μm工艺库下仅需约14800门,满足目前大容量存储设备对数据可靠性和成本控制的要求.     

改进型booth华莱士树的低功耗、高速并行乘法器的设计

采用一种改进的基4 BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81 ns内完成一次乘法运算.使用FPGA进行验证,并采用chartered 0.35 μm COMS工艺进行标准单元实现,工作在50MHz,最大延时为18.81 ns,面积为14 329.74门,功耗为24.69 mW.在相同工艺条件下,将这种乘法器与其它方案进行比较,结果表明这种结构是有效的.     

Galois field arithmetic over GF(p/sup m/) for high-speed/low-power error-control applications

This paper presents a very large-scale integration implementation of Galois field arithmetic for high-speed error-control coding applications that is based on the field GF(p/sup m/) with m a small integer such as 2 or 3 and p a prime of sufficient value to generate the required field size. In this case, the Galois field arithmetic operations of addition, multiplication, and inversion are based on architectures using blocks that perform integer arithmetic modulo p. These integer arithmetic operations modulo p have previously been implemented with low delay power products through the use of one hot coding and barrel shifters circuits based on transistor arrays. In this paper, the same one hot coding and barrel shifters circuits are used to construct circuits that implement addition, multiplication, and inversion over GF(p/sup m/). The circuits for GF(p/sup m/) addition and multiplication with p/spl ne/2, achieve a lower power-delay product than designs based on GF(2/sup m/). Also, the architecture for GF(p/sup m/) inversion can be efficiently implemented when m=2 or m=3.     

A digit-serial multiplier for finite field GF(2/sup m/)

In this paper, an efficient digit-serial systolic array is proposed for multiplication in finite field GF(2/sup m/) using the standard basis representation. From the least significant bit first multiplication algorithm, we obtain a new dependence graph and design an efficient digit-serial systolic multiplier. If input data come in continuously, the proposed array can produce multiplication results at a rate of one every /spl lceil/m/L/spl rceil/ clock cycles, where L is the selected digit size. Analysis shows that the computational delay time of the proposed architecture is significantly less than the previously proposed digit-serial systolic multiplier. Furthermore, since the new architecture has the features of regularity, modularity, and unidirectional data flow, it is well suited to VLSI implementation.     

SIGMA: a VLSI systolic array implementation of a Galois field GF(2m) based multiplication and division algorithm

Finite or Galois fields are used in numerous applications like error correcting codes, digital signal processing and cryptography. The design of efficient methods for Galois field arithmetic such as multiplication and division is critical for these applications. A new algorithm based on a pattern matching technique for computing multiplication and division in GF(2^m) is presented. An efficient systolic architecture is described for implementing the algorithm which can produce a new result every clock cycle and the multiplication and division operations can be interleaved. The architecture has been implemented using 2-μm CMOS technology. The chip yields a computational rate of 33.3 million multiplications/divisions per second     

Massey-Omura type adder for elements of finite fields GF(2m) in logarithmic representation

The multiplication, inversion, division and exponentiation of elements of GF(2^m) are easily implemented with conventional arithmetic and logical units when the elements are in the logarithmic representation. An electronic architecture for the addition of two elements in the logarithmic representation is presented. The architecture of the adder is similar to that of the Massey-Omura multiplier for the normal basis representation. In particular, the same combinatorial circuit is used to successively compute every bit of the sum     

GF（2^8）上快速乘法器及求逆器的设计

基于多项式乘法理论，采用高层次设计方法，设计并采用ＦＰＧＡ实现了ＧＦ（２＾８）上８位快速乘法器，并利用该乘法器设计了一个计算ＧＦ（２＾８）上任一元素的例数的求逆器，该乘法器与求逆器可以应用于ＲＳ（２５５．２２３）码编／译码器。     

基于VHDL语言的GF(28)上快速乘法器设计

基于有限域上多项式乘法理论,采用高层次设计方法,采用CPLD实现了GF(2^8)上8位快速乘法器,利用XILINX公司的Foundation Series3．1i集成设计环境完成了快速乘法器的VHDL源代码输入、功能仿真、布局与布线、时序仿真,并用XC9572PC84可编程逻辑芯片验证了该电路设计。该乘法器可以应用于RS(255,223)码编／译码器。     

直接补码阵列乘法的手工计算方法

直接补码阵列乘法器的工作原理是《计算机组成原理》课程的难点。教材在介绍定点数乘法时包括3种乘法器电路,其中在直接补码阵列乘法器中,被乘数和乘数均采用补码表示,符号位一起参加运算,积也采用补码形式表示。文中从补码与真值的关系出发,结合一般化的全加器形式,说明负权参加运算时的特征,并介绍如何将出现在数值位中的负权值在不改变真值的情况下向左移动,直至符号位。通过4种情况给出4个实例,说明使用直接补码阵列乘法的手工计算方法,从而揭示出直接补码阵列乘法器的工作原理。     

N bit result integer multiplier with overflow detector

This study is designed to suggest an N bit result integer multiplier with overflow detector indicating an N bit multiplication result and overflow status with an N bit multiplier and multiplicand input. The overflow is determined by the lower N bit result of multiplication and the number of leading sign bits of the multiplier and the multiplicand