紫外可见光谱法测量光刻胶的膜厚

在液晶显示器的制造过程中,光刻是极为重要的制造工艺过程之一。将厚的独立的负胶膜或者将光刻胶涂敷在二氧化硅衬底上以后,可以测量其膜厚,因为光刻胶膜厚决定其光刻工艺的工艺条件。能够快速地测量光刻胶的膜厚,是液晶显示器制造过程的先决性工作的一部分。文章提出了测量上述光刻胶膜厚的新方法,即利用紫外可见吸收光谱法中的Beer-Lambert定律来确定膜厚。在我们的研究中,采用acrylic负胶作为基质(resin) ,它分别具有50μm和100μm的膜厚。在350 nm时,50μm的薄膜的最大吸收为0 .728 ,而100μm的最大吸收为1 .468 5。而在正胶的研究中,采用novolac作为基质(resin)。它的膜厚通常是1 ～5μm。在紫外可见吸收光谱测膜厚的实验中,当重氮荼醌的吸收波长为403 .8 nm时,5 .93μm厚的薄膜的最大吸收为1 .757 4 ,其膜厚是由扫描电镜测得的。而另一个正胶薄膜在403 .8 nm的最大吸收为0 .982 3 ,其薄膜厚度计算得到为3 .31μm。利用这些数据,我们得到了这两种光刻胶薄膜的紫外可见吸收光强与其膜厚关系的两个校准曲线。     

300 V IGBT的设计

为了设计一款300 V IGBT,从理论分析了IGBT各工艺参数与器件主要性能之间的关系.并利用Tsuprem4和Medici软件,重点研究了器件工艺参数对器件击穿电压、阈值电压的影响,同时分析了IGBT器件的开关特性及其影响因素,最终得到了兼容CMOS工艺的300 V IGBT的最佳结构、工艺参数.通过计算机模拟得知,该器件的关态和开态的击穿电压都达到了要求,阈值电压为2V,而且兼容目前国内的CMOS工艺,可以很好地应用于各种高压功率集成电路.     

汉明码的改进及在存储器中的实现

随着信息技术的发展,数据的传输及存储的量越来越大.而在数据传输中,出错的概率也越来越大.为保证数据的正确性,汉明码被广泛的采用.文章首先介绍了普通汉明码的形成原理,在此基础上对其进行了改进,使得校验位不再受特定位限制,且编码时可以减少码位的运算次数,提高了系统性能.为减少系统开销,在存储器中实现时,对电路进行了优化,使...     

基于130 nm SOI工艺数字ASIC ESD防护设计

绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选.但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点.设计了一款基于130 nm部分耗尽型SOI (PD-SOI)工艺的数字专用IC (ASIC).针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响.该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考.     

基于0.18μm CMOS加固工艺的抗辐射设计

为降低抗辐射设计对元器件基本性能的影响,基于0.18μm CMOS加固工艺,通过场区注入工艺实现总剂量(Total Ionizing Dose,TID)加固,优化版图设计规则实现单粒子闩锁(Single Event Latch-up,SEL)加固,灵活设计不同翻转指标要求实现单粒子翻转(Single Event Upset,SEU)加固。利用以上加固方法设计的电路,证明了加固工艺平台下的抗辐射电路在抗辐射性能及面积上具有明显优势。     

EEPROM单元抗辐射版图设计技术

随着EEPROM存储器件在太空和军事领域的广泛应用,国际上对EEPROM抗辐射性能的研究越来越多。为了达到提高存储器件抗辐射性能的目的,文章从版图设计的角度出发,首先分析了辐射对器件造成的影响,接下来分别介绍了基于FLOTOX和SONOS工艺的EEPROM器件特性,同时指出了在版图设计时需要注意的电压耦合比的问题。在设计中,利用管内隔离和管间隔离的方法,使得管内源/漏端和相邻两管源/漏端之间没有场氧介入,或是将场氧隔开,不让场区下形成漏电通道。设计出的EEPROM版图,不但满足了目前的工作需要,同时为以后抗辐射版图设计提供了有用的参考。     

一种抗辐射LVDS驱动电路IP设计

低压差分信号(Low Voltage Differential Signaling,LVDS)在航天通讯领域有着广泛的应用,为解决LVDS驱动器电路在宇宙辐射环境中的单粒子闩锁和总剂量问题,给出了低成本抗辐射解决方案,提出了一种改进结构的抗辐射加固技术,不仅解决了现有工艺下带隙基准电路的温漂问题,而且还可以利用设计的抗辐射单元库来满足抗辐射加固要求,简化了电路设计。基于0.18μm CMOS工艺模型库,利用Hspice进行仿真,该电路传输速率达到400 Mb/s,具有抗单粒子特性,满足航空航天领域对抗辐射LVDS驱动电路的使用要求。     

0.13μm全耗尽绝缘体上硅晶体管单粒子效应仿真研究

利用计算机辅助设计Silvaco TCAD仿真工具,研究了0.13μm全耗尽绝缘体上硅(FD-SOI)晶体管单粒子瞬态效应,分析了不同线性能量转移(LET)、单粒子入射位置和工作偏置状态对单粒子瞬态的影响。结果表明,LET值的增加会影响沟道电流宽度,加大单粒子瞬态峰值及脉冲宽度。受入射位置的影响,由于栅极中央收集的电荷最多,FD-SOI器件的栅极中央附近区域单粒子瞬态效应最敏感。单粒子瞬态与器件工作偏置状态有很强的相关性,器件处于不同工作偏置状态下,关态偏置受单粒子效应影响最大,开态偏置具有最小的瞬态电流峰值和脉宽。     

基于CMOS工艺的差分放大器单粒子瞬态效应研究

基于0.35μm CMOS工艺,研究了辐射条件下,单粒子瞬态效应对差分放大器的影响。经过仿真分析发现:差分放大器中偏置电路输出节点对单粒子瞬态效应敏感,偏置电路输出电流大小决定了放大器输出信号抗单粒子瞬态效应的能力。为提高差分放大器的抗单粒子瞬态效应的能力,采取增加偏置电路输出驱动能力以及引入电阻/电容等加固设计技术。经过Hspice仿真及单粒子辐照实验证明,辐射加固后的放大器抗单粒子瞬态扰动能力从未加固的18 MeV·cm2/mg增加到37 MeV·cm2/mg,抗单粒子辐射性能提高了一倍以上。加固后的放大器能够满足航天应用的需求。     

高k栅介质增强型β-Ga2O3 VDMOS器件的单粒子栅穿效应研究

以增强型β-Ga₂O₃ VDMOS器件作为研究对象,利用TCAD选择不同的栅介质材料作为研究变量,观察不同器件的单粒子栅穿效应敏感性。高k介质材料Al₂O₃和HfO₂栅介质器件在源漏电压200 V、栅源电压-10 V的偏置条件下能有效抵御线性能量转移为98 MeV·cm²/mg的重离子攻击,SiO₂栅介质器件则发生了单粒子栅穿效应(Single event gate rupture, SEGR)。采用HfO₂作为栅介质时源漏电流和栅源电流分别下降92%和94%,峰值电场从1.5×10⁷ V/cm下降至2×10⁵ V/cm,避免了SEGR的发生。SEGR发生的原因是沟道处累积了大量的空穴,栅介质中的临界电场超过临界值导致了击穿,而高k栅介质可以有效降低器件敏感区域的碰撞发生率,抑制器件内电子空穴对的进一步生成,降低空穴累积的概率。