基于区域重组的异构FPGA工艺映射算法

传统异构FPGA工艺映射算法一般不打破实现专用功能和查找表功能的子网表之间的层次边界,因而缩小了映射的优化空间.为此提出一种利用区域重组打破单元间层次边界的异构FPGA工艺映射算法.首先利用贪心策略实现FPGA多单元的映射,即优先使用性能好的专用功能单元;然后利用标记锥实现子网表之间的区域重组,打破专用功能单元和查找表之间的层次边界,减小了映射结果的面积和延迟开销.实验结果表明,与公认的ABC中的工艺映射算法相比,该算法能平均减少逻辑单元面积12.2%,减少电路关键路径延时2.5%.     

标准低密度奇偶校验码译码算法中量化结构

DVB-S2标准低密度奇偶校验码(LDPC)译码器在深空通信中面临着低复杂度、高灵活性及普适性方面的迫切需求。通过对LDPC译码算法中量化结构的研究,提出一种动态自适应量化结构的设计方法。该方法在常规均匀硬件量化的基础上,提出了修正化Min-Sum译码算法中的数据信息初始化及迭代译码的动态自适应量化结构,解决了DVB-S2标准LDPC码译码时存在的校验节点运算与变量节点运算之间的复杂度不平衡的问题,并由此提高了译码器的译码性能。实验证明,以DVB-S2标准LDPC码中码长为16 200,码率为1/2的为例,提供动态自适应量化结构与常规的均匀量化结构相比,节省硬件资源为4%。此外,动态自适应量化结构支持动态可配置功能,保证了DVB-S2标准LDPC译码器的灵活性及普适性。     

一种OOK/FSK调制模式的射频发射机电路设计

设计了一种具有OOK/FSK两种调制模式的射频发射机前端电路。它由一个频率综合器芯片和一个功率放大器芯片组成。发射机电路采用SMIC 0.18 μm CMOS工艺设计。测试结果表明,发射机最大输出功率为－0.31 dBm,PLL的相位噪声为－118.79 dBc/Hz@1 MHz。该发射机可以实现OOK/FSK两种调制方式,在OOK模式下,数据率达到10 Mb/s。整个电路采用1.8 V供电,功耗为43 mW。     

新型的ISFET微传感器读出电路单芯片集成研究

生化微传感集成系统是目前的研究焦点,本文以在线性区和饱和区两种模式下工作的pH-ISFET作为研究对象,提出ISFET微传感器与其信号读出电路的单芯片集成,并深入研究传感机理以及与标准CMOS兼容的敏感材料制备技术.整个芯片包含ISFET/REFET微传感差分对、双模式ISFET/REFET放大器、次级差分放大、参比电极Pt、恒流源等,采用新加坡Chartered半导体集成电路公司3.3V标准CMOS工艺流片.同时进行传感器芯片的pH响应实验测试,获得53mV/pH灵敏度.     

FPGA测试配置完备性的分析评价方法

测试配置开发是FPGA测试中的重要环节之一,为加快FPGA测试配置开发进程,提出一种基于配置词典的FPGA测试配置分析评价方法.首先建立FPGA基本可编程单元的配置词典,给出其完备测试需要的所有配置码;然后采用模板化的方法分析测试配置,计算测试配置对配置词典的覆盖率;最后根据计算的覆盖率评价测试配置的完备性.实验结果表明,文中方法能够正确地评价测试配置的完备程度,报告测试配置所有可测和不可测的FPGA资源;与故障仿真方法相比,该方法的时间复杂度从O(kpn2)减少到O(kn′),运行时间从数百小时缩短到几分钟,且运行时间独立于FPGA的阵列规模.     

非线性延时模型及逻辑门优化设计

为了解决信号斜率对逻辑门延时的影响,提出一种基于逻辑努力的非线性逻辑门延时模型.模型引入非线性修正因子,该修正因子通过对仿真数据的模拟,由优化算法求得.针对不同的连线负载,提出模型得到的延时与仿真得到的延时误差小于3％.仿真结果表明,在不同的连线负载下,采用该模型优化设计的译码器延时最小,验证了模型的有效性.     

一种用于FPGA的270MHz到1.5GHz可重构多功能锁相环时钟发生器

本文设计实现了一种用于FPGA芯片的可重构多功能的锁相环时钟发生器。该时钟发生器具有可配置的时钟发生和延时补偿两种模式,分别实现时钟倍频和相位对准的功能。输出时钟信号还具有可编程的相移和占空比调节等高级时钟变化功能。为了提高相位对准和相移的精度,本文设计了一种具有新的快速起振技术的压控振荡器。本文还提出了一种延时分割方法以提高用于实现相移和占空比调节功能的后端分频器的速度。整个时钟发生器使用0.13μm标准CMOS工艺设计制作。测试结果表明,能够实现270MHz到1.5GHz的宽调节范围,当锁定在1GHz时,整个电路功耗为18mW,rms抖动小于9ps,锁定时间为2μs左右。     

A pseudo differential Gm-C complex filter with frequency tuning for IEEE802.15.4 applications

This paper presents a CMOS G_m-C complex filter for a low-IF receiver of the IEEE802.15.4 standard.A pseudo differential OTA with reconfigurable common mode feedback and common mode feed-forward is proposed as well as the frequency tuning method based on a relaxation oscillator.A detailed analysis of non-ideality of the OTA and the frequency tuning method is elaborated.The analysis and measurement results have shown that the center frequency of the complex filter could be tuned accurately.The chip was fabricated in a standard 0.35μm CMOS process,with a single 3.3 V power supply.The filter consumes 2.1 mA current,has a measured in-band group delay ripple of less than 0.16μs and an IRR larger than 28 dB at 2 MHz apart,which could meet the requirements of the IEEE802.15.4 standard.     

一种用于FPGA的快速锁定全数字延时锁定环的设计实现

本文提出了一种用于FPGA中DDR SDRAM控制器的接口快速锁定的全数字延时锁定环。该电路对数据选择脉冲(DQS)实现90度的相位偏移。为了实现延时锁定环的快速锁定,同时解决了错误锁定的问题,本文提出了一种新颖的数字时间转换器的结构。在延时环路中设计了占空比纠正电路,实现50％的占空比输出。该延时锁定环电路采用0.13μm标准CMOS工艺设计制作。测试结果表明,工作频率范围为75MHz～350MHz,数字控制延时链(DCDL)的调节精度为15ps,并且电路的闭环特性能跟踪电压、温度等环境的变化。     

一种功率增益可控的全集成CMOS功率放大器

设计了一种单片全集成、输出功率增益可变的CMOS功率放大器电路。功率放大器电路输出级通过电容分压实现阻抗匹配,输出功率增益通过三位数字控制位实现七级增益控制。该功率放大器基于SMIC 0.18μm CMOS工艺设计。测试结果表明,当功率放大器工作在2.4GHz时,功率增益可以从2.5dB变化到16dB。当增益为16dB时,功率叠加效率约为15%,输出1dB功率为8dBm。整个功率放大器芯片尺寸为1.2mm×1.2mm。