基于0.25μm CMOS工艺的1.8V Rail-to-Rail运算放大器

采用TSMC0．25μm CMOS工艺，设计实现了一种低功耗、高增益带有恒跨导输入级的Rail—to—Rail运算放大器。基于BSIM3V3 Spice模型，采用Hspice对整个电路进行仿真，在1．8V的单电源电压工作条件下，直流开环增益达到108．6dB，相位裕度为57．2度，单位增益带宽为5MHz，功耗为0．23mW。     

基于Verilog2A 行为描述模型的PLL 系统设计

摘要:分析了模拟硬件描述语言Verilog2A 的特点,介绍了一种基于Verilog2A HDL 行为模型的模拟电路自顶向下设 计方法。这种方法适用于片上系统(SOC) 模拟部分的设计。根据压控振荡器(VCO) 和二阶无源低通滤波器(LPF) 的数学模型,建立了它们基于Verilog2A 的行为模型,并用该方法实现了包含中心频率为120 MHz 的VCO 和截止频 率为30010 kHz 的LPF 在内的电荷泵锁相环系统设计。最后利用Cadence Spectre 仿真器对模型进行了验证及PLL 系统级仿真。     

多通道时域交织逐次逼近型模数转换器通道失配建模

时域交织ADC由多个独立的ADC构成,这种并行处理数据的方式可以达到很高的采样率。子通道采用SAR ADC可实现低功耗并保持很好的线性度。但是,这种结构受到三种失配的影响：失调失配,增益失配和采样时刻偏差。本文从频域分析出发,重点研究了在通道数目较多的情况下失配对TI SAR ADC性能的影响,此外,推导得出M通道交织ADC的DNL和INL的均方根值是单通道ADC均方根值的1/√M。最后通过Matlab仿真验证了推导出的公式。这些公式可以为设计TI ADC时确定失配范围提供参考,并为提出校准算法提供思路。     

2 GHz采样连续时间ΣΔ ADC高层次建模

宽带连续时间ΣΔADC被大量应用于无线通信及其他领域。设计采用3阶连续时间系统架构,包含3级RC环路滤波器和4位内部量化器,采样时钟频率为2GHz。通过引入半个时钟周期延时来改善环路异步问题,以补偿环路延时对性能的影响。对连续时间ΣΔADC的非理想因素,如运放有限带宽、有限增益、积分器时常数变化、DAC失配、比较器失调、时钟抖动等,进行建模,通过大量系统仿真,得出各个非理想参数指标,在100 MHz带宽内、2GHz采样频率下,ΣΔADC的SNDR为76.8dB,动态范围为77dB。     

一种高单位增益带宽CMOS全差分运算放大器

设计并讨论了一种高单位增益带宽CMOS全差分运算放大器。由于折叠共源共栅结构电路具有相对高的单位增益带宽以及开关电容共模反馈电路稳定性好、对运放频率特性影响小等优点,故设计的放大器采用了折叠共源共栅结构以及开关电容共模反馈电路技术,并达到了高单位增益带宽的设计目的。基于TSMC0·25μmCMOS工艺,仿真结果表明,在2·5V的单电源电压下,运算放大器的直流开环增益为70dB,单位增益带宽为500MHz。     

一种10位100-MS/s CMOS流水折叠式A/D转换器

采用流水折叠结构设计了一种10位100-MSample/s A/D转换器。失调取消技术和电阻平均插值网络提高了转换器的线性度。级联结构放宽了折叠放大器的带宽要求,采用分布式级间跟踪保持放大器实现流水线技术来获得更高的转换精度。基于SMIC 0.18 μm CMOS工艺的测试结果如下：INL和DNL的峰值分别为0.48 LSB and 0.33 LSB。输入电压范围VP-P为1.0 V,芯片面积2.29 mm2。100 MHz采样,20 MHz输入信号下,ENOB为9.59位,SNDR为59.5 dB,SFDR为82.49 dB。1.8V电源电压下功耗仅为95 mW。     

一种基于动态阈值NMOS的1.2 V CMOS模拟乘法器

分析了以动态阈值NMOS晶体管作为输入信号的输入晶体管,利用4个动态阈值NMOS和2个有源电阻设计和实现的一种1.2 V低功耗CMOS模拟乘法器电路。该电路具有节省输入晶体管数目、偏置晶体管和偏置电路,以及性能指标优良的特点。其主要参数指标达到:一、三次谐波差值40 dB,输出信号频带宽度375 MHz,平均电源电流约30 μA,动态功耗约36 μW。可直接应用于低功耗通信集成电路设计。     

单周期CRM PFC转换器的零交越失真优化设计

为降低总谐波失真提高电源效率,基于单周期临界导通功率因数校正(PFC)转换器,研究了零交越失真现象的优化设计方法．采用周期性自启动定时电路,不论电感电流是否下降到零,及时触发新的开关周期,以避免由于电感反向漏电所引入的导通延迟,从而降低了零交越失真和总谐波失真;在辅助绕组和振荡器之间引入可调分流电阻,对电感电流进行实时监控,调整振荡器输出波形斜率,以控制PWM关断时间,有效改善输入电压零交越点附近的失真现象．输入线电压频率越高,优化效果越好．在50Hz 220V_AC条件下,输入电流为120mA,输出功率为36W,测得优化后的PFC转换器总谐波失真(THD)仅为3.8％,功率因数为0.988,负载调整率为3％,线性调整率小于1％,效率达到97.3％．理论和测试结果均表明: 当交流输入线电压接近零值时,优化后系统的零交越失真及THD得到了有效降低,有效芯片面积为1.61mm×1.52mm．     

基于成像系统应用的低噪声Si-CMOS读出电路设计

本文分析了读出电路的工作原理,基于相关双采样(CDS)技术,提出了一种改进的电容跨导放大器(CTIA)结构的Si-CMOS读出电路,并详细介绍了电路结构及工作过程.     

集成化单电子器件研究进展

传统MOSFET结构正以较快的发展速度接近其物理极限,而单电子器件将成为新型的高性能集成化器件结构。本文采用量子点及其库伦阻塞效应等概念对单电子器件的工作原理进行了系统分析,并介绍了单电子器件在存储器和高灵敏度静电计方面的应用,最后指出了单电子器件的新发展方向及所面临的问题。