一种有效的Batch RSA改进算法

Batch RSA算法的解密性能与指数计算阶段的大数模幂运算的实现效率有着直接的关系.针对提升Batch RSA算法的解密性能,提出一种Batch RSA算法的改进方案.提升通过将Batch RSA算法指数计算阶段的一些运算量转移到加密方,并且运用多素数技术使得解密时大数模幂运算的模数位数和指数位数减小.理论分析和实验结果表明该方案不仅提升了批处理RSA算法的解密性能,且该方案易于并行实现,可使得基于多核平台的RSA密码算法的性能得到进一步提升.     

适用于MANETs的前摄性门限签名协议

现有的门限签名方案存在大量动态的用户集合,不适用于移动Ad-hoc网络(MANETs)。为此,提出一种适用于MANETs网络的高效门限签名协议。该协议的安全性基于标准RSA假设,且满足通用可组合安全性。高效门限签名协议具有前摄性,能够同时提供“分享密钥”和“更新用户子密钥”的功能。安全性分析结果证明该协议的高效性。     

一种前向安全的代理重签名方案

基于二次剩余问题求解的困难性,提出一个具有前向安全性的代理重签名方案,通过半可信代理方,将代理者对消息的签名转化为委托者对同一消息的签名。理论分析结果证明,该方案能抵抗伪造攻击,即使当前周期的签名密钥被泄露,也不会影响此周期前签名的有效性。     

基于一般访问结构的多重秘密共享方案

基于Shamir的门限方案和RSA密码体制，提出一个一般访问结构上的秘密共享方案．参与者的秘密份额是由各参与者自己选择，秘密分发者不需要向各参与者传送任何秘密信息．当秘密更新、访问结构改变或参与者加入／退出系统时，各参与者的份额不需要更新．秘密份额的长度小于或等于秘密的长度．每个参与者只需维护一个秘密份额就可以实现对多个秘密的共享．在秘密恢复过程中，每个参与者能够验证其他参与者是否进行了欺骗．方案的安全性是基于Shamir的门限方案和RSA密码体制的安全性．     

基于CRT的低成本RSA芯片设计

提出了一种基于改进的Montgomery算法和中国剩余定理(CRT)的RSA签名芯片的VLSI实现.由于采用了新颖的调度算法,实现了用576b的模乘单元来完成1152b的RSA模幂运算,从而大大降低了芯片面积;此外,CRT的引入使得整个系统的数据吞吐率与传统的1024bRSA系统相当.实验结果显示:芯片完成一次1024b的模幂运算需要约1.2M个时钟周期,而芯片规模在54K个等效门以下;如果系统时钟频率选取40MHz,系统签名速率可以达到30Kbps.     

一种新型的数据库加密系统

数据库系统的信息安全性已成为目前迫切需要解决的课题。本文介绍一种基于字段加密，动态分配密钥的新型的加密方法，这种方法较好地解决了不同用户对数据加密的不同要求，妥善地处理好了加密强度与数据库系统性能之间的矛盾，具有一定的实际意义。     

环Zn上圆锥曲线的盲签名在电子现金中的应用

首先介绍环Zn上的圆锥曲线，给出基于RSA的盲签名方案在圆锥曲线上的模拟，并将其应用到电子支付系统中以实现可分电子现金。该方案的安全性基于大数分解和有限Abel群Cn(a,b)上计算离散对数的困难性。在数值模拟过程中，引进标准二进制快速计算群元素的整数倍，以便于在电子支付系统中能方便实现。与有限域上RSA盲签名方案相比较，明显缩短密钥长度，同时能够抵抗小指数攻击；与环Zn上椭圆曲线的RSA盲签名方案相比较，除了保留原有的优点外，还具有明文嵌入方便、运算速度快、更易于实现等优点。     

RSA密码算法的一种新的快速软件实现方法

在介绍标准RSA密码系统的基础上，利用计算近似最短加法链算法给出了软件实现模幂运算的一种改进方法；基于求解孙子定理的混合基数计算算法(MRC)改进了RSA的解密方法；最后，结合快速有效的素数测试方法提出了一种能够快速软件实现RSA密码算法的新方法，并分析比较了各相关算法的计算效率。实验结果表明：利用该方法实现的RSA密码软件系统，可使加、解密运算速度平均提高6~10倍。     

基于文本字体的信息隐藏算法

研究了文本信息隐藏技术,提出一种改进的改变文本载体字符字体的隐藏算法。该算法首先把秘密文本信息中的字符转换为ASCII码,再把ASCII码转化16位二进制码,然后把16位二进制码的高八位和低八位转换为十进制数,用RSA加密法将十进制数加密,最后把十进制码再转换成16位二进制码并利用伪随机置换法把秘密信息代码嵌入到载体文本中。嵌入时选取两种字体,若代码为“1”,载体文本的字体不变,若为“0”则改为一种与原字体相近的字体。通过这些处理手段大大提高了单纯的基于特征编码的信息隐藏技术的安全性。     

低成本的密钥长度可配置RSA密码协处理器VLSI设计

采用基于字运算的高基Montgomery模乘算法，并且应用了改进的流水线组织结构，以较小的硬件开销实现了一个密钥长度最高可达2048bits、速度面积比性能很高的RSA密码协处理器．VLSI实现结果显示：不包含存储器的核心电路规模仅相当于18000等效门；基于0．25μm CMOS工艺，在180MHz的时钟频率下，1024bits的RSA加密速率可达28Kbps．该RSA密码协处理器非常适合于如智能IC卡等面积局限性高、成本敏感的产品中．