一种基于单转差电路和电阻衰减网络的适用于电视调谐器的可变增益低噪声放大器

本文给出了一种基于单端转差分电路和电阻衰减网络的高动态范围可变增益低噪声放大器,该宽带低噪放可以应用于电视调谐器应用。本文给出了单端转差分电路详细的噪声和线性度分析和比较并提出了一种电阻衰减网络,该衰减网络提供每级6dB的恒定衰减和输入阻抗匹配。芯片在SMIC 0.18μm CMOS 1P6M的工艺下制造,测试结果表明,在1.8V电源电压下,该低噪放最大增益为21.3dB,最小噪声系数为3.0dB,IIP3和IIP2分别为0.9dBm和26.3dBm,增益范围达36.4dB,总体功耗小于18mW。     

A 5 GHz CMOS frequency synthesizer with novel phase-switching prescaler and high-Q LC-VCO

A phase-locked loop(PLL) frequency synthesizer with a novel phase-switching prescaler and a high-Q LC voltage controlled oscillator(VCO) is presented.The phase-switching prescaler with a novel modulus control mechanism is much more robust on process variations.The Q factor of the inductor,I-MOS capacitors and varactors in the VCO are optimized.The proposed frequency synthesizer was fabricated by SMIC 0.13μm 1P8M MMRF CMOS technology with a chip area of 1150×2500μm~2.When locking at 5 GHz,the current consumption is 15 mA from a supply voltage of 1.2 V and the measured phase noise at a 1 MHz offset is -122.45 dBc/Hz.     

用于UHF RFID读写器的射频前端CMOS混频电路

提出了900 MHz频段下射频识别(RFID)读写器芯片射频前端接收器混频器模块,给出了读写器芯片的前端混频电路结构。采用单平衡无源混频器的特殊结构,降低了载波泄漏的干扰,后级接跨阻放大器,抑制了后级电路的噪声。通过电路内部复数反馈可以控制接收机等效输入阻抗实部与虚部的变化,进行阻抗匹配,省去了片外匹配网络。在SMIC 0.13μm CMOS混和信号工艺下进行流片。测试结果表明,核心模块的电源电压为3 V,电流为7.3 mA,混频器的转换增益为21.8 dB,输入1 dB压缩点为-5.11 dBm,IP3为4.6 dBm,芯片核心面积为0.83 mm×0.56 mm。     

65nm工艺下20Gb/s无电感限幅放大器设计与分析

本文设计了一款能工作在20Gb/s速率下的无电感限幅放大器。限幅放大器包括三各部分：带直流失调消除的输入匹配级,增益级和输出驱动级。本设计采用交叉负反馈技术,使得放大器在获得高带宽的同时拥有较为平坦的频率响应。直流失调消除环路中增加了误差放大器来保证直流失调消除效果。放大器在65纳米工艺下成功流片,芯片面积为0.45 × 0.25平方毫米（不包括PAD）,测试结果显示放大器的差分增益为37dB,带宽为16.5GHz,在高达26.5GHz的频率内Sdd11和Sdd22分别小于-16dB和-9dB。除了驱动级,整个放大器在1.2V的电源电压下消耗50mA的电流。     

1．8V电源电压81dB动态范围的低过采样率∑△调制器

采用222级联全差分结构和低电压、高线性度的电路设计实现了高动态范围、低过采样率的∑△调制器．在1．8V工作电压，4MHz采样频率以及80kHz输入信号的条件下，该调制器能够达到81dB的动态范围，功耗仅为5mW。结果表明此结构及电路设计可以用于在低电压工作环境的高精度模数转换中。     

基于FPGA的实时高速二维DCT／IDCT处理器

在Ｗ．Ｌｉ提出的循环斜卷积分布算法［１］的基础上，利用ＦＰＧＡ设计可用于高速数据传输设备的二维８×８ＤＣＴ／ＩＤＣＴ实时处理器。它可用一根信号线控制计算ＤＣＴ／ＩＤＣＴ，其输入、输出为１４位、内部数据线及内部参数均为１６位。     

A low-noise widely tunable Gm-C filter with frequency calibration

A fourth-order Gm-C Chebyshev low-pass filter is presented as channel selection filter for reconfigurable multi-mode wireless receivers. Low-noise technologies are proposed in optimizing the noise characteristics of both the Gm cells and the filter topology. A frequency tuning strategy is used by tuning both the transconductance of the Gm cells and the capacitance of the capacitor banks. To achieve accurate cut-off frequencies, an on-chip calibration circuit is presented to compensate for the frequency inaccuracy introduced by process variation. The filter is fabricated in a 0.13 μm CMOS process. It exhibits a wide programmable bandwidth from 322.5 kHz to 20 MHz. Measured results show that the filter has low input referred noise of 5.9 nV/√Hz and high out-of-band ⅡP3 of 16.2 dBm. It consumes 4.2 and 9.5 mW from a 1 V power supply at its lowest and highest cut-off frequencies respectively.     

一种应用于频率综合器的高性能全差分电荷泵电路

提出了一种应用于频率综合器的全差分电荷泵电路.该电荷泵结构可以很好地克服沟道长度调制效应的影响,使充放电电流在宽输出电压范围内实现精确匹配,从而使频率综合器的压控电压纹波(ripple)很小.为了保证电荷泵的宽输出摆幅不受限制,还设计了一种输入范围接近轨到轨的共模负反馈电路.整个电路在1.8V SMIC 0.18μm CMOS混合信号工艺下设计实现,芯片面积约为450μm×280μm,直流功耗约为1mW,测试得到的参考杂散的最差值为-73dBc,满足频率综合器的低杂散要求.     

折叠内插模数转换器分析及实现

应用Matlab/Simulink工具对折叠内插模数转换器进行了建模,研究了具有8bit分辨率、200MHz采样频率的该模数转换器的芯片设计和实现．系统设计时采用Matlab/Simulink进行行为级建模并分别分析了预放大的增益、折叠电路的带宽以及比较器的失调对动态性能的影响．设计实现的模数转换器实测结果表明,积分非线性误差和微分非线性误差分别小于0.77和0.6LSB,在采样频率为200MHz及输入信号频率为4MHz时,信号与噪声及谐波失真比为43.7dB．电路采用标准0.18μｍ CMOS数字工艺实现,电源电压为3.3V,功耗181mW,芯核面积0.25mm2．     

放射状双pn结抑制片上电感衬底损耗

使用标准CMOS工艺,在放射状的n阱上面扩散p＋,使垂直和水平方向形成双pn结,将此结放在电感的底部用来抑制衬底损耗．提出并实验证明了该结构形成的高阻区厚度不是垂直pn结耗尽层的厚度,而是最低层的pn结的深度．首次通过接地的p＋扩散层屏蔽电感到衬底电场,水平和垂直pn结耗尽层厚度随着pn结反向偏压升高改变衬底有效的高阻区厚度,电感品质因数跟随高阻区厚度升降,有效地证明了pn结衬底隔离可以降低电感的衬底电流造成的损耗．