基于Verilog的有限状态机设计与优化

研究了不同的状态机编码(二进制、格雷码、独热码)和不同的状态机描述方式(one always,two always,three always)的优点和缺点,并分析了他们对有限状态机性能的影响.分别使用Xilinx ISE和Design Compiler对一个实例进行了综合,分析了其面积、速度和功耗的信息.结果表明,one always的写法需要被摒弃;two always的编码风格适合Moore型状态机;而three always的编码风格适合Mealy型状态机.同时也给出了适合不同设计的最优状态编码.     

基于SoC设计的软硬件协同验证方法学

文章介绍了软硬件协同验证方法学及其验证流程。在软件方面，采用了一套完整的软件编译调试仿真工具链，它包括处理器的仿真虚拟原型和基本的汇编、链接、调试器；在硬件方面，对软件调试好的应用程序进行RTL仿真、综合，并最终在SoC设计的硬件映像加速器（FPGA）上实现并验证。     

45nm工艺pn混合下拉网络多米诺异或门设计

提出了一种pn混合下拉网络技术,即在多米诺门的下拉网络中混合使用pMOS管和nMOS管来降低电路的功耗并提高电路的性能. 首先,应用此技术设计了多米诺异或门,与标准的n型多米诺异或门相比,新型异或门的静态功耗和动态功耗分别减小了46%和3%. 然后,在此技术的基础上,综合应用多电源电压技术和双阈值技术设计了功耗更低的多米诺异或门,与标准的n型多米诺异或门相比,静态功耗和动态功耗分别减小了82%和21%. 最后分析并确定了4种多米诺异或门的最小漏电流状态和交流噪声容限.     

光栅测量系统芯片后端物理设计与实现

阐述了一款光栅精密测量系统芯片“EYAS”的后端物理设计与实现。考虑到深亚微米工艺下的互连寄生效应，采用基于硅虚拟原型（SVP）的设计和迭代策略，以布线为中心，并适时进行全面的分析和迭代验证。采用“模拟IP”和改进的数模混合芯片设计流程，实现了模拟和数字部分的联合设计，保证了时序驱动下的持续收敛和可制造性。“EYAS”芯片采用HJTC 0．18μm工艺流片，并经板级测试成功；芯片工作频率为10MHz，正交信号采样率为1．25MHz，封装后芯片面积仅为1．5mm×2．0mm，各项功能正常稳定。以该芯片为控制内核，构建了光栅精密角度／位移测量系统，并应于火炮炮膛螺纹磨损度的精密测量。     

集成电路设计实践教学平台建设的研究

通过对北京工业大学集成电路设计实践教学定位的分析和研究,得出集成电路设计实践教学平台应兼具系统全面性、工程实践性和工具先进性等特点。并在此基础上,初步构思了一套围绕着SOC产品的集成电路设计平台。该平台定位于使学生掌握较为全面的数模混合电路设计技术,充分培养学生的工程意识,并和企业界、工业界的最新需求、最新技术实现对接。     

绝缘栅双极晶体管模块过电应力的研究

通过频率试验和阻断电压试验,研究了过电应力对ＩＧＢＴ模块的影响;利用扫描电镜（ＳＥＭ）和液液晶（ＬＣ）技术,对失效模块的失效机理进行了分析;报道了试验结果及失效分析结果。     

H.264解码器中一种新颖的去块效应滤波器设计

在此完成了H.264/AVC解码器中高效低功耗的去块效应滤波器设计.该设计采用5阶流水线技术,配合混合边界滤波顺序与打乱次序的存储数据更新机制,解决了数据与结构冒险问题,因此获得了正常流水线操作中的0延迟,使得基于流水线的设计架构得到最大程度的实现,同时提高了系统吞吐量并降低了功耗.该设计在FPGA芯片上验证的工作频率上限大约为200 MHz,吞吐量为滤波单个宏块需要198个时钟周期.使用0.18μmCMOS工艺,Synopsys Co.的DC工具对滤波器模块进行综合,结果为时序收敛,功耗约为2μW.仿真结果显示,可以对QCIF标准的视频(60 f/s)进行实时环路滤波,该环路滤波器可以用于H.264/Avc实时解码器中.     

45nm低功耗、高性能Zipper CMOS多米诺全加器设计

提出了电荷自补偿技术,此技术利用P型多米诺电路动态结点的放电对N型多米诺电路的动态结点充电,并在此技术基础上综合应用双阈值技术和多电源电压技术,设计了新型低功耗、高性能Zipper CMOS多米诺全加器.仿真过程中提出了功耗分布法,精确找到了电荷自补偿技术的最优路径.仿真结果表明,在相同的时间延迟下,与标准Zipper CMOS多米诺全加器、双阈值Zipper CMOS多米诺全加器、多电源电压Zipper CMOS多米诺全加器相比,新型Zipper CMOS多米诺全加器动态功耗分别减小了37%、35%和7%,静态功耗分别减小了41%,20%和43%.最后,分析并得到了新型全加器漏电流最低的输入矢量和时钟状态.     

低功耗、高性能多米诺电路电荷自补偿技术

提出了一种电荷自补偿技术来降低多米诺电路的功耗,并提高了电路的性能.采用电荷自补偿技术设计了具有不同下拉网络(PDN)和上拉网络(PUN)的多米诺电路,并分别基于65,45和32nm BSIM4 SPICE模型进行了HSPICE仿真.仿真结果表明,电荷自补偿技术在降低电路功耗的同时,提高了电路的性能.与常规多米诺电路技术相比,采用电路自补偿技术的电路的功耗延迟积(PDP)的改进率可达42.37%.此外,以45nm Zipper CMOS全加器为例重点介绍了功耗分布法,从而优化了自补偿路径,达到了功耗最小化的目的.最后,系统分析了补偿通路中晶体管宽长比,电路输入矢量等多方面因素对补偿通路的影响.     

一种18位SAR ADC的设计实现

本文对逐次逼近型模数转换器（SARADC）的结构进行了介绍,并对影响ADC性能的主要因素加以分析。设计了一种基于二进制加权电容阵列的数字校准算法,并运用比较器自动失调校准技术,实现了高性能SARADC的设计。仿真结果表明该设计在120ksps的采样率下精度可达18位。