基于中试平台的低低温电除尘器深度试验研究

基于50 000 m³/h实际烟气中试试验系统,采用常规采样枪+玻纤滤筒和一体化采样头+石英滤膜测定总尘,采用ELPI测定PM_2.5,采用自制的控制冷凝+异丙醇吸收系统测定SO₃,采用BDL型飞灰工况比电阻测试仪测定飞灰工况比电阻。试验结果表明,130℃、90℃、80℃时电除尘器出口烟尘浓度分别为11.7mg/m³、9.7 mg/m³、5.4 mg/m³,PM_2.5浓度分别为0.8 mg/m³、0.4 mg/m³、0.2 mg/m³,总尘及PM_2.5减排效果显著;电除尘器出口SO₃浓度分别为1.25 mg/m³、0.10 mg/m³、0.14 mg/m³,对应低低温电除尘系统的SO₃脱除效率分别为22.84%、96.15%、96.61%,低低温电除尘系统可脱除烟气中绝大部分SO₃;电除尘器入口飞灰工况比电阻分别为3.02×10¹³ Ω·cm、6.15×10¹² Ω·cm、5.24×10¹¹ Ω·cm。     

基于ASP的中职学校教务管理系统的设计开发

为了提高中等职业学校教务管理工作的效率和质量,提出了基于ASP作为开发环境,采用B/S架构,并以SQL Server作为后台数据库的教务管理系统的设计开发.通过教务管理系统实现了教学过程管理的信息化和网络化,运行效果好,极大地提高了工作效率.     

卸压理论在平巷维护中的应用

在深部矿井,大范围的岩体位移形成的变形地压对巷道的危害很大,常常会导致顶板下沉、两帮凸出、底板翻鼓。长期实践使人们产生了这样的设想:通过一定的工程手段,使布设巷道的区域形成局部卸压区,使巷道的应力状况得到改善。在这个问题上卸压理论给人们以有益的启发。采场开采以后,顶板将发生弯曲变形,当顶板下沉以后,上复岩层的重量将由采场四周的岩体(矿柱和围岩)支撑。此时采场顶板上方的压力便不是复盖岩层的重量,而是顶板上方一个有限区域的岩体自重所产生的压力。见图1。     

一种多谐振荡器的优化设计

多谐振荡器是产生方波信号的常用方法之一，多谐振器具有体积小，输出波形稳定，功耗低等特点，本文在对多谐沁器结构和原理系统分析的基础上，完成了一种多谐振荡器的优化设计。     

高岭土化岩体的变形特征

复杂的矿山水文地质条件给苏联一个高岭土化岩石矿床开采巷道的维护带来了巨大困难。通过现场试验取得了有关支架荷载的实测资料。模拟试验结果与现场观测完全相符,对发生的地压现象给出了完满解释。试验支架为适应该矿山条件仍需改进。特别是支架的有限让压性不符合支架荷载形成特点,且对上覆岩体的稳定性有不利影响。     

发展中的BiCMOS技术

集ＣＭＯＳ与双极器件之优点于一体的ＢｉＣＭＯＳ，将逐渐成为９０年代ＵＬＳＩ的主流技术。本文从工艺、器件结构和兼容设计等不同侧面，阐述了ＢｉＣＭＯＳ技术所具有的突出特点及其典型应用，同时还介绍了最新发展的低温ＢｉＣＭＯＳ技术和面临的关键问题。     

VLSI 低功耗设计分析

本文从介绍电路功耗的基本概念及相关因素入手，按照VLSI自顶向下的设计流程，从算法，结构、逻辑和物理四个层面，系统全面地分析了低功耗VLSI设计技术。     

Wuxi Branch of Southeast University, Wuxi Jiangsu 214028, China; 2.The 58th Institute of China Electronic Technology Company, Wuxi Jiangsu 214035, China

在研究高速D/A转换器的基础上,设计了一种5 V 10 bit高速分段式温度计码D/A转换器.设计的5-1-4温度计译码电路以及对版图布局的优化,使得DAC的DNL和INL最小,该电路的核心由三段式温度计编码控制的47个电流源构成.基于上华0.5μm工艺,采用HSPICE仿真工具对其进行仿真,得到在200 MHz的采样频率下对50 Ω负载满量程输出为45mA,非线性误差为DNL＜0.5LSB,INL＜0.75LSB.     

基于失效机理的半导体器件寿命模型研究

微电子技术的发展使得集成电路的可靠性愈来愈重要,为了在较短的时间内得到产品可靠性数据,使用加速寿命试验是十分有效的方法.而使用加速寿命试验进行可靠性分析,关键是能够得到合适的寿命模型.不同的失效机理对器件寿命的影响是不同的.详细考虑了半导体器件的3个主要失效机理:电迁移、腐蚀和热载流子注入的影响因素,介绍了相应的寿命模型,并且通过具体的数据计算所得到的加速因子,对半导体器件在不同状态下的寿命情况进行了比较.     

一种应用于阵列TDC的低抖动锁相环设计

传统的PLL（Phase Locked Loop）电路受限于环路参数的选定,其相位噪声与抖动特性已经难以满足大阵列、高精度TDC（Time-to-Digital Converter）的应用需求.本文致力于PLL环路带宽的优化选取,采取TSMC 0.35μm CMOS工艺实现了一款应用于TDC的具有低抖动、低噪声特性的锁相环（Phase Locked Loop,PLL）电路,芯片面积约为0.745mm×0.368mm.实际测试结果表明,在外部信号源输入15.625MHz时钟信号的条件下,PLL输出频率可锁定在250.0007MHz,频率偏差为0.7kHz,输出时钟占空比为51.59%,相位噪声为114.66dBc/Hz@1MHz,均方根抖动为4.3ps,峰峰值抖动为32.2ps.锁相环的相位噪声显著降低,输出时钟的抖动特性明显优化,可满足高精度阵列TDC的应用需要.