一个多功能路由查找引擎的设计与实现

针对网络边缘和接入层设备需处理多种网络协议和价格敏感的特点,文中介绍了一种能支持精确匹配和最长前缀匹配的多功能查找引擎。此引擎以五级环行多功能流水线为核心,通过SRAM接口与主机交互,采用ZBTSRAM作为路由表存储器。文中着重介绍了引擎的硬件结构、软件系统和软硬件联合验证方法。性能评测表明,基于FPGA的实现主频可达到50MHz,性能可以满足1Gbps￣2Gbps的接入和边缘层设备要求。     

一种位复用近似LRU替换算法的分析与研究

提出并实现了4-way组相联高速缓存设计[1]中能够减少电路复杂性、节省Valid RAM空间的5-bit位复用近似LRU算法,其基本方法是通过位比较对4-way数据访问先后进行排序、对Valid位和比较位进行复用.给出了不命中时的替换选择电路逻辑和通过VHDL实现后的测试结果.相关结果表明,该算法实现电路简单,占用面积小,且命中率高:在指令高速缓存设计中,高速缓存大小为1 kB时,测试的平均命中率为90.2%,4 kB时为92.3%,16 kB时为94.2%.     

基于边界扫描的微处理器功能测试算法

针对实现了边界扫描可测试性设计的微处理器的特点,提出了一种改进的微处理器功能测试算法。应用该算法我们成功地完成了３２位ＲＩＳＣ芯片ＬＳ８５３２Ａ的测试。     

基于边界扫描的微处理器功能测试算法

针对实现了边界扫描可测试性设计的微处理器的特点, 提出了一种改进的微处理器功能测试算法。应用该算法我们成功地完成了３２ 位 Ｒ Ｉ Ｓ Ｃ 芯片 Ｌ Ｓ８５３２ Ａ 的测试     

高性能低功耗高速缓存的V-LRU RAM单周期清零技术

提出并实现了一种高速缓存的V-LRU RAM单周期清零技术。运行操作系统的CPU在不同任务之间切换时,需要对V-LRU RAM清零。使用传统的计数器依次清空V-LRU RAM的各行,CPU会白白浪费很多个时钟周期。在一个时钟周期对V-LRU RAM清空,可以大大提高CPU的性能。在四路组相联的高速缓存设计中,容量为16k、8k和4k字节时,使用该技术可以将以前的256、128和64个时钟周期降低到只有1个时钟周期。基于SMIC 0.13μm工艺,实现该技术的硬件电路面积为6 312.8μm2,且高速缓存的缺失率保持在非常低的水平。这种技术同样适用于对RAM需要单周期清空的场合。     

基于可测试性设计的测试综合技术初探

本文从测试性设计的角度出发，讨论了测试综合技术的必要性，以及测试综合的方法与步骤。     

一种适用于智能卡应用的RSA协处理器

Based on the microprocessor structure,an RSA coprocessor for improved Montgomery algorithm has been designed．The functional units of this coprocessor operate concurrently,and up to three instructions can be issued in one cycle．A mixed form of three-stage and two-stage pipelined structure is used for instruction execution,and the coprocessor and CPU core can share a common RAM memory through a set of switches under control．The structure of the coprocessor can be expanded to contain more than one multiplier-accumulator units for higher performance．     

IEEE 1149.1可测试性设计技术的研究与发展

在分析ＶＬＳＩ可测试性设计技术的发展情况和设计准则的基础上,讨论了研究与发展ＩＥＥＥ１１４９．１可测试性设计技术的重要意义,以及该技术在我国民用和军用工业应用的前景。     

边界扫描测试技术在印制板测试中的应用

本文讨论了传统印制板测试技术的局限性,以及边界扫描测试技术应用于印制板测试所带来的影响。