基于SOPC的DDS函数发生器的设计

采用SOPC和DDS技术,基于FPGA芯片设计了一个多功能函数信号发生器。该函数发生器的按键控制电路、信号频率显示电路、波形产生电路以及D／A转换控制电路均由FPGA完成。用嵌入NiosⅡ软核作键盘输入控制。各种波形离散点采用分区存储的方法,存储在一个ROM中。     

Libero IDE v8.4环境下的FPGA数字系统设计

详细介绍了在Actel公司Libero集成开发环境下,利用各种集成的工具和EDA软件进行FPGA设计的过程和方法.通过具体实例,介绍了通过混合使用VHDL硬件编程语言、SmartDesign、IP核等多种设计手段实现一个双端口RAM的方法,并给出相应的仿真效果.     

CNC插补算法的VHDL建模设计与实现

数控机床加工的零件轮廓一般都可以用直线或圆弧去逼近。插补计算是数控系统根据输入的基本数据,描述工件轮廓的一种技术。文章针对硬件电路实现插补运算柔性差和精度低的缺陷,探索了一种以软IP实现插补运算的思路。并以较常用的逐点比较插补算法为例详细讨论了整个VHDL建模过程,作了比较全面的时序分析。最后在EDA6000实验开发平台验证了方案的可行性。该软IP插补具有升级容易、成本低廉的优点。     

SJA1000内寄存器的VHDL语言读写设计与应用

SJA1000是一种独立的CAN总线控制器,主要应用于工业环境中的区域网络控制。随着FPGA的广泛应用,CAN总线与FPGA的应用日益加强。文章从状态机的角度,介绍SJA1000内部寄存器的硬件语言读写时序的实现和应用,详细描述状态机的工作原理和相应的VHDL代码。     

一种基于TDM的工业串行实时通讯协议

本文讨论了一种基于TDM（时分复用）的工业串行实时通讯协议设计方法和FPGA实现方式,以及该协议所解决的关键问题,并结合现有的SERCOS技术分析了该协议在实时眭优化方面的的创新点。     

FPGA在峰值检测中的应用

峰值检测是数字存储示波器的重要技术之一,用来实现波形毛刺的捕捉,包络显示和限制混叠3个功能。用VHDL语言编程设计了峰值检测模块,采用流水线思想,实现了峰值检测功能。该模块在实际项目中得到验证,可以捕获20 ns以上的毛刺信号。创新点在于采用FPGA作为实现示波表峰值检测模块的器件,目的在于提高峰值检测的速度,减轻MCU的负担,改进了峰值检测的指标。     

并行EEPROM编程器的设计与实现

通过对并行EEPROM写指令时序的介绍分析以及RS-232接口的应用,并行EEPROM编程器的设计在FPGA中得以实现,该设计具有硬件电路简单可靠,软件设计易于实现,编程操作方便的优点,并具有通用推广型。     

FPGA implementation and performance evaluation of a high throughput crypto coprocessor

This paper describes the FPGA implementation of FastCrypto, which extends a general-purpose processor with a crypto coprocessor for encrypting/decrypting data. Moreover, it studies the trade-offs between FastCrypto performance and design parameters, including the number of stages per round, the number of parallel Advance Encryption Standard (AES) pipelines, and the size of the queues. Besides, it shows the effect of memory latency on the FastCrypto performance. FastCrypto is implemented with VHDL programming language on Xilinx Virtex V FPGA. A throughput of 222 Gb/s at 444 MHz can be achieved on four parallel AES pipelines. To reduce the power consumption, the frequency of four parallel AES pipelines is reduced to 100 MHz while the other components are running at 400 MHz. In this case, our results show a FastCrypto performance of 61.725 bits per clock cycle (b/cc) when 128-bit single-port L2 cache memory is used. However, increasing the memory bus width to 256-bit or using 128-bit dual-port memory, improves the performance to 112.5 b/cc (45 Gb/s at 400 MHz), which represents 88% of the ideal performance (128 b/cc).     

基于VHDL的故障注入工具的研究

基于VHDL的故障注入技术是一种验证系统可信性的有效方法,构造基于VHDL的故障注入工具是故障注入研究的一个重要组成部分.对基于VHDL的故障注入技术进行了研究,详细描述了该故障注入工具的结构和主要模块功能,并进行故障注入实验,分析和计算故障的激活率、探测率、恢复率.故障注入工具可用于对中等复杂度的VHDL模型进行故障...     

UWB通信系统中TH_PPM调制的硬件仿真实现

超宽带(UWB)技术具有功耗低、抗干扰和抗多径能力好、穿透能力强等优点,特别适用于隐藏活动目标检测和近距离数据传输。对超宽带通信中最常用的TH_PPM调制方式从信号产生到方案设计实现进行了分析,将所设计的VHDL程序用Modelsim硬件仿真软件进行了功能仿真,并将程序下载到芯片上用示波器进行了波形实测,结果完全满足设计要求。