BDRouter:拐弯数密度驱动的总体布线算法

拐弯优化是布线阶段考虑的重要问题之一。该文提出了一种考虑拐弯优化的总体布线算法BDRouter来同时考虑减少布线拐弯数和拐弯密度。这有助于在布线阶段减少通孔并给必要的通孔增加可能的冗余通孔位置,以此来增强可制造性、可靠性和提高成品率。实验测试表明:该文算法与已有典型算法相比,在线长不增加或增加不超过10%的前提下,能够减少约50%的拐弯数,并降低约20%的拐弯数标准差。     

角模块序列布图表示及基于角模块序列表示的边界约束布图规划算法

布图规划是VLSI布图设计中的关键环节, 通常采用随机优化算法, 而布图结构的编码表示(或称布图表示)是基于随机优化方法的布局算法的关键. 提出一种新的布图表示-角模块序列(CBL), 并从理论上证明它具有O(n)的布局评估算法计算复杂性和较小的解空间. 在布图设计中, 部分模块的位置需要满足一定的约束条件, 边界约束就是其中常见的一种. 通过边界约束可以将特定模块的位置限制在指定的边界上, 从而有利于模块与I/O端口的互连. 基于角模块表示, 推导出满足边界约束布局的充分必要条件, 并结合模拟退火过程, 通过修正中间解使受约束模块满足约束条件, 从而实现了基于CBL模型的边界约束布图规划算法. 将代价函数惩罚方法和启发式方法相结合, 设计了边界约束的惩罚项, 能够合理准确地衡量约束满足的情况, 从而有效地控制模拟退火的进度, 以保证最终布局满足所有约束. 对MCNC的标准例子的测试结果表明算法是十分有效的.     

考虑工艺参数变化的安全时钟布线算法

在超深亚微米（VDSM）工艺下，由光刻工艺带来的光学邻近效应不可忽略，时钟偏差受到光学邻近效应等工艺参数变化的影响非常严重。提出了一种带缓冲器插入的安全时钟布线算法，来防止因光学邻近造成线宽变化对时钟系统的影响。该算法提出了“分支敏感因子”（BSF）的概念，通过构造特殊的树型拓扑结构和布线过程中的缓冲器插入等操作，达到总体布线长度和偏差灵敏度的平衡．实验结果表明，算法可以得到一个抗光学邻近效应工艺参数变化的可靠时钟布线树，时钟偏差被有效地控制在合理范围之内。     

计算机辅助制版语言-ZB761

本文提出一种专用计算机语言－ＺＢ７６１，该语言为生产大规模集成电路光刻掩膜而设计。本文主要直观地介绍ＺＢ－７６１的源语言结构，而不引用形式语法公式。文中还简单地叙述了ＺＢ－７６１编译程序的流程图。附录中给出了形式语法公式。     

一种新的大规模集成电路原图图形的最小切割算法

本文提出了一种新的多边形最小切割算法，它用于大规模集成电路计算机辅助制版，将原图图形转换成一组矩形，使得图形发生器能够以最小曝光次数制作掩膜版。文中给出了在任何情况下多边形的最小切割公式及其理论证明，并提出了在计算机上实现的算法步骤。它改进了日本小山田、暂治在１９７４年提出的结论。     

优化时延和可布性的标准单元布局算法

分析了时延和可布性的关系, 提出了一个多步的布局算法来优化这两个目标. 首先, 时延驱动的布局算法找到一个全局最优解. 在第二步中, 本算法在保证不破坏时延特性的基础上提高芯片的可布性. 这个算法已经实现, 并且对若干实际电路进行了测试. 结果表明应用本布局算法最大时延值能够下降30%, 并且第二步中在保证时延值不变的情况下, 最大拥挤度下降10%.     

FIDER： A Force-Balance-Based Interconnect Delay Driven Re-Synthesis Algorithm for Data-Path Optimization After Floorplan

As the feature size of integrated circuits is reduced to the deep sub-micron level or the nanometer level, the interconnect delay is becoming more and more important in determining the total delay of a circuit. Re-synthesis after floorplan is expected to be very helpful for reducing the interconnect delay of a circuit. In this paper, a force-balance-based re-synthesis algorithm for interconnect delay optimization after floorplan is proposed. The algorithm optimizes the interconnect delay by changing the operation scheduling and the functional unit allocation and binding. With this method the number and positions of all functional units are not changed, but some operations are allocated or bound to different units. Preliminary experimental results show that the interconnect wire delays are reduced efficiently without destroying the floorplan performance.     

计算机辅助制版软件ZB-761

计算机辅助制版软件ＺＢ－７６１是作为大规模集成电路计算机辅助设计的一个组成部分而设计的，且于１９７６年在ＤＪＳ－１３０计算机上投入运行。至今已制作了数十套集成电路掩膜版。 软件的输入语言具有较强的描述集成电路版图的能力。其数据结构使得像ＤＪＳ－１３０这样的小型计算机（没有外存贮器）能处理大量的版图数据。由于进行了目标程序的优化，使得专用制版设备的制版时间大大地缩短了。另外，软件还具有一定的数据检查和人机对话的能力。 本文较详细地介绍了软件输入语言的特点，数据结构，编译中的变换算法和目标程序的优化等。并对大规模集成电路版图设计自动化提出了一些设想。     

门和功能级混合的逻辑模拟系统GFLS1

ＧＦＬＳ１是门和功能级混合的逻辑模拟系统，它允许门或功能块作为被模拟电路的基本单元。ＧＦＬＳ１的主要特点是：提供了一个便于使用的描述语言；使用表驱动和选择追踪算法；既可对已有的逻辑电路作正确性检查，负载检查和各种条件检查，也可支持自上而下的逻辑设计。