基于SSE2指令集的RC6 64/r/b在IA 32平台上的快速实现

目前64位与32位计算机广泛共存,RC6 64/r/b的常规实现方法在64位计算机上可以达到很高的性能,但在32位计算机上性能较低,这限制了RC6 64/r/b算法的广泛应用.利用SSE2指令集对RC6 64/r/b算法中的64位运算进行简化,并实现SIMD并行,使得RC6 64/r/b在IA 32平台上的运行速度成倍提升,该方法也可用于其他含有64位运算的密码算法的快速实现上.     

专用指令集安全处理器设计与VLSI实现

专用指令集处理器（ASIP）结合了ASIC协处理器的高效性与通用处理器的灵活性,在信息安全领域具有广泛的应用前景.本文针对RSA/ECC密码算法,提出了一种专用指令集安全处理器的设计与VLSI实现方案.本文的ASIP基于32位RISC架构,通过采用专用的指令集和特殊的运算单元,以较小的软硬件代价实现了密码算法的高效运算.本设计采用TSMC0.25μm标准CMOS工艺综合,核心电路等效门为28K,最高时钟频率可达到150MHz,完成一次1024位RSA算法仅需200毫秒.     

基于VxWorks平台的快速交流信号采样及计算

针对在电力系统保护中的交流信号采样实时性问题,采用VxWorks平台实现了快速交流信号采样及有效值计算,并对其中的关键程序--离散傅里叶算法进行了优化设计,包括快速查表、定点乘法、快速开方运算等.通过32位RISC内核微处理器硬件平台的验证结果显示,优化后的数据处理结果仍保持了较高精度,但时间大幅度缩短.     

一种基于并行计算的快速FFT IP核设计

介绍了使用二维RAM和128个蝶形运算模块并行处理实现高速FFT（快速傅立叶变换）算法的突破性技术。该处理器可以支持最大32K的点复数FFT变换（实部和虚部各16位）,转换时间为70μs,技术指标居国际先进水平。     

可适配模乘运算指令研究

在分析DES、AES、IDEA等41种分组密码算法结构的基础上,研究了常用的不同位宽及不同模数的模乘运算。提出了专用的模乘运算指令,通过适配两个参数with与type,可灵活地完成16bit、32bit算术乘法以及模2~(16)+1乘的运算,并且实现了支持其执行的硬件单元。最后,以专用模乘运算指令为基本指令,给出了模2~(32)-1乘、模2~(64)乘运算的实现方法。     

某六自由度平台驱动信号洗出算法的DSP实现

应用TMS320F2812实现了特种车模拟驾驶系统六自由度平台的驱动信号洗出算法。分析了六自由度运动平台的洗出过程,设计了洗出算法流程和软件,并采用32位定点数运算和迭代IIR滤波算法,高效率的完成了质心变换、坐标变换、驱动信号洗出与超前补偿等计算,保证了算法解算的实时性。结果表明,该算法能应用于大型特种车辆驾驶模拟系统中。     

数据全并行FFT处理器的设计

讨论了基4和混和基算法的FFT处理器设计问题，提出的操作数地址映射方法充分利用了FFT算法本身的同址性质，能同时提供蝶形运算所需的4个操作数，具有最大的数据并行性，按照旋转因子存放规则，蝶形运算所需的3个旋转因子地址相同，且寻址方式简单，运算部件采用3个乘法的复数运算算法，有效减少了运算部件的大小，它既可以作基4蝶形运算，也可以同时进行2个基2蝶形运算．采用Altera公司的EP200K400E，工作频率达到89MHz，1024点16位复数FFT需要14．1μs，4096点需要67μs。     

三维数据集中基于位运算的挖掘算法

提出一种基于位处理技术的三维数据挖掘算法——BD-Peeler算法。该算法利用计算机每次处理32位数据的特性,将三维数据集按位存储,最大限度地提高每次运算处理数据集的数据量。实验结果表明,与Data-Peeler算法相比,该算法可以更快速有效地挖掘出三维数据集中的闭频繁项集。     

基于SATA接口的并行CRC32算法研究

在CRC校验基本原理及传统串行运算的基础上,介绍了一种快速并行CRC32算法,该算法运算简单、易于硬件实现。与SATA协议结合,设计了基于SATA接口的CRC32数据校验处理模块,该模块处理速度快、输出延时小,能够达到SATA接口实时处理的要求。最后,通过Quartus II开发平台及VHDL硬件描述语言,对SATA协议中帧结构传出的数据进行了仿真,验证了此算法的正确性及优越性。     

32位嵌入式系统中扩展精度数学算法实现

提出了一种32位嵌入式系统中应用的扩展精度数学算法。适用于缺乏数字协处理器硬件支持并且软件浮点运算达不到系统时间要求的系统。算法运算数据精度高、扩展性好。介绍了32位乘法、除法、开方算法以及64位加法、减法、乘法算法。     

QEA加密算法的研究与设计

本文主要论述了快速加密算法QEA、加密和解密过程及实现。QEA加密算法首先从文件中读取数据,将明文进行64位的数字化分组,再将64位分成32位的两组数据;然后,读取128位密钥,将其分成四组,每组32住,通过循环移位,每组产生8组子密钥;通过8次循环迭代的异或,形成64位的密文。此算法具有加密程度高、应用方便、开销小等特点。     

基于labVIEW的STM32调试平台的研究与实现

ARM处理器具有耗电少、功能强、16位/32位双指令集和合作伙伴众多等特点。本设计采用ARM 32位的CortexTM-M3 CPU作为内核的STM32F103ZET6芯片进行研究,基于labVIEW8.6软件对此芯片的调试平台进行了设计。本文主要对调试平台中的USB设备选择模块进行具体的探讨,基于labVIEW8.6设计出来的调试平台,其框图程序的可读性较强,界面友好,操作较方便。     

Low-Latency Elliptic Curve Scalar Multiplication

This paper presents a low-latency algorithm designed for parallel computer architectures to compute the scalar multiplication of elliptic curve points based on approaches from cryptographic side-channel analysis. A graphics processing unit implementation using a standardized elliptic curve over a 224-bit prime field, complying with the new 112-bit security level, computes the scalar multiplication in 1.9?ms on the NVIDIA GTX 500 architecture family. The presented methods and implementation considerations can be applied to any parallel 32-bit architecture.     

针对垃圾邮件的直接多关键词匹配算法

提出了一种直接扫描电子邮件内容的多关键词匹配算法。邮件文本多采用Base64编码,由于Base64编码是前后相关的,因此完成匹配需要特殊的处理。该文提出的算法在不进行Base64解码的情况下,直接对邮件内容进行扫描匹配;同时针对Base64的编码结果是32位整型数据流的性质,该算法以32位块进行匹配操作,从而获得了比8位块的匹配更高的效率。实验结果表明,该算法比“解码一再匹配”策略快,比直接检索原始文本方法也要快。     

基于改进4—2压缩结构的32位浮点乘法器设计

本文介绍一种用于高性能DSP的32位浮点乘法器设计,通过采用改进Booth编码的树状4-2压缩器结构,提高了速度,降低了功耗,该乘法器结构规则且适合于VLSI实现,单个周期内完成一次24位整数乘或者32位浮点乘。整个设计采用Verilog HDL语言结构级描述,用0.25um单元库进行逻辑综合.完成一次乘法运算时间为24.30ns.     

基于改进4-2压缩结构的32位浮点乘法器设计

本文介绍一种用于高性能DSP的32位浮点乘法器设计,通过采用改进Booth编码的树状4-2压缩器结构,提高了速度,降低了功耗,该乘法器结构规则且适合于VLSI实现,单个周期内完成一次24位整数乘或者32位浮点乘。整个设计采用Verilog HDL语言结构级描述,用0.25um单元库进行逻辑综合.完成一次乘法运算时间为24.30ns.     

基于MD5与Base64的混合加密算法

介绍了一种基于MD5和Base64的混合加密算法,首先将明文MD5加密得到32位16进制密文,再将32位密文拆分成16个2位16进制数组,并转换成对应的二进制数,最后将16个二进制数组连接成一个128位的2进制数,采用Base64加密原理进行加密.该算法可以避免查询MD5散列值字典获取用户明文密码,更加有效地保证了用户的密码安全,最后给出了算法的PHP实现.     

Parallel chaotic Hash function construction based on cellular neural network

A new parallel chaotic Hash function, based on four-dimensional cellular neural network, is proposed in this paper. The message is expanded by iterating chaotic logistic map and then divided into blocks with a length of 512 bits each. All blocks are processed in a parallel mode, which is one of the significant characteristics of the proposed algorithm. Each 512-bit block is divided into four 128-bit sub-blocks, each of which is further separated into four 32-bit values and then the four values are mixed into four new values generated by chaotic cat map. The obtained four new values are performed by the bit-wise exclusive OR operation with four initial values or previously generated four values, and then, they are used as the inputs of cellular neural network. By iterating cellular neural network, another four values as the middle Hash value are generated. The generated values of all blocks are inputted into the compression function to produce the final 128-bit Hash value. Theoretical analysis and computer simulation indicate that the proposed algorithm satisfies the requirements of a secure Hash function.