基于MTM总线的边界扫描控制器设计与实现

超大规模集成电路和组装工艺快速发展,电路板结构和功能日趋复杂,将边界扫描技术应用于系统级测试,对提高系统的可靠性和可维护性具有重要的实用意义;在深入研究IEEE1149.5和IEEE1149.1标准的基础上,对基于MTM总线的边界扫描控制器结构进行了研究,解决了IEEE1149.5与IEEE1149.1协议转换中的关键技术,设计实现了内嵌边界扫描功能的MTM总线从模块,使用SpartanⅡ器件实现了基于MTM总线的边界扫描控制器;仿真和实验结果表明,IEEE1149.5总线接口、IEEE1149.1端口和TAP控制器功能正确,符合系统层次化测试的实际要求。     

从1149.1标准到1149.7标准分析边界扫描技术的发展

边界扫描技术是一种应用于集成电路的测试性结构设计方法,其主要优点在于用极少的电路引脚解决了极为复杂的电路测试问题;伴随着边界扫描技术的发展,已经具有IEEE1149.1、IEEEIEEE1149.4、IEEE1149.5、IEEE1149.6等多个标准,它们所提供的解决方案极大地方便了芯片级、板级、系统级及数字网络的测试;文中对边界扫描的多个协议标准进行了介绍和分析,着重讨论了各个标准的体系结构及功能,最后介绍了边界扫描技术面临的挑战及今后的发展方向。     

基于网络的混合信号边界扫描测试系统的设计与实现

将边界扫描技术与网络技术结合,解决高密度电路系统特别是混合信号电路及复杂测试环境带来的测试问题,可实现远程测试与故障诊断;设计了一种基于网络的混合信号边界扫描测试软硬件系统,硬件部分设计了边界扫描测试控制器、网络接口电路并实现了硬件底层驱动程序,软件部分实现了边界扫描测试系统程序和网络接口功能函数;对被测电路进行测试验证,测试结果表明系统可完成混合电路的远程边界扫描测试,具有较好的应用前景。     

基于USB总线的边界扫描测试主控系统的设计

分析了边界扫描测试技术的工作机制对测试主控系统的功能需求。提出了一种基于USB总线的低成本边界扫描测试主控系统的硬件设计方案；该系统以便携式计算机为平台，用FPGA实现JTAG主控器生成满足IEEE1149．1协议的边界扫描测试信号，并用普通的SRAM实现存储器共享；该系统可以对系统级、PCB级和芯片级集成电路进行边界扫描测试以及进行边界扫描测试的研究和实验；通过试验，系统性能满足设计要求。     

会议报道之三 第二届国防科技工业试验与测试技术发展战略高层论坛专家谈技术发展方向

赵民谈飞机测试的关键技术研究1)推进关键技术的深化研究.建立适应二级维修体制的测试与计量保障技术体系,针对目前的弱势环节重点抓好关键技术的深化研究工作。测试基础支撑技术.子系统/成品级测试和验证;全机系统级测试和验证。2)边界扫描测试技术研究.建立复杂电子系统基于边界扫描的层次型可测试性模型,为新一代飞机航空电子系统的测试性设计和故障诊断提供支持,主要参考联合测试行动组JTAG(joint testaction group)起草的边界扫描测试BST(boundary     

基于边界扫描的电子系统故障诊断技术研究

电子系统的发展对其测试与故障诊断提出了更高的要求;边界扫描技术为芯片级、电路板级以致系统级测试提供了一套高效的标准化手段,但其应用也增加了电路的复杂性;以某电路板级系统为原型,进行了基于边界扫描的测试设计,构建了边界扫描测试系统;将贪婪策略应用于测试性优化设计中,通过置换简化、定性分离等方法,综合权衡设计复杂性和测试性改善;在互连测试实验中得到的结果与注入的故障模型相符,说明利用边界扫描机理能够准确地定位故障,得到了预期结果。     

装备电子设备边界扫描系列标准及测试性设计技术研究

随着新一代电子产品的复杂化和密集程度的不断提高,电路和系统的可测试性急剧下降,传统测试技术已经不能满足需要。针对我国军用电子设备的测试及诊断工作需求,通过对IEEE1149系列边界扫描测试标准进行了研究分析,分析各标准的特征范围、适用对象、各标准相互关系,可以分析梳理IEEE1149标准在我国军用电子设备测试性设计中的可行性和适用性,探索得到将边界扫描技术在测试性设计上的应用思路。将边界扫描技术应用于电子设备不同范围的测试设计,能有效地解决传统测试性设计的问题,能够提升诊断能力,缩减产品生产周期及研制费用。     

基于网络的边界扫描测试技术的研究与实现

将边界扫描测试技术应用于远程测试,解决高密度电路系统及复杂测试环境带来的测试问题,可实现仪器设备的远程测试与故障诊断:深入研究了IEEE1149.1边界扫描测试标准,提出了一种基于SPI接口的边界扫描测试控制器设计方案,设计网络接口电路及硬件底层驱动程序,并组建基于网络的边界扫描测试系统硬件平台;对被测电路进行测试验证,测试结果表明,该测试控制器可产生符合IEEE1149.1标准的JTAG测试信号,该测试系统可完成边界扫描的远程测试,硬件结构简洁且使用灵活,有较高的性价比,具有较好的应用前景.     

基于边界扫描的BIST技术

近年来,随着信息化武器装备复杂度的增加和现场级快速测试诊断需求的增加,迫切需要基于边界扫描的BIST技术;在这种应用模式中,基于边界扫描的BIST技术能解决现场级快速测试诊断需求,测试结果仅需给出板卡是否有故障而不需要定位具体的故障,如果板卡有问题,将板卡送到基地采用基于边界扫描的ATE技术进行详细的故障定位和维修操作,即基于边界扫描的BIST技术解决故障检测问题,而基于边界扫描的ATE技术解决故障隔离问题;文章紧密联系应用需求,并以工程应用作为参考目标,从技术体系上研究基于边界扫描的BIST技术,并给出了边界扫描互连测试最优BIST架构。     

一种嵌入式边界扫描测试数据压缩及合成方法

随着嵌入式测试概念的产生,边界扫描技术作为高密度电路板故障检测的主流技术,将结合嵌入式测试方法,成为板级乃至系统级故障检测的新研究方向;嵌入式边界扫描是电路板级故障检测的必然发展趋势;文中首先介绍了嵌入式边界扫描技术,然后提出了一种嵌入式边界扫描测试数据压缩及合成方法,阐述了嵌入式边界扫描的数据生成及下载,最后以某数字电路板为对象进行了嵌入式边界扫描测试验证,并给出结论;总体上,嵌入式边界扫描测试以增强测试自动化、提高测试覆盖率和测试效率为目的,能够更好地降低产品整个寿命周期的测试维修成本.     

类蜂巢结构快速样机平台的可测试性设计

类蜂巢结构快速样机平台(HLRESP)是一个基于现场可编程门阵列(FPGA)的通用样机平台，采用类似蜂窝状的系统结构。根据该样机平台特点，采用边界扫描技术进行板级和系统级的可测试性设计，扫描链路可以灵活配置，不仅能实现边界扫描测试，还能实现对可编程器件的在线编程，方便了样机平台的测试和调试工作，缩短了系统开发周期。     

Implementing macro test in silicon compiler design

A testability strategy for a complex VLSI device that is implemented in the Piramid digital-signal-processor silicon compiler is presented. The macro test method proposed supports built-in self-test, scan test, restricted partial scan, and test-control logic at various levels in the design hierarchy. The strategy uses techniques such as a macro test plan, transfer information, and intermediate vector storage. The overhead from adding testability is only 10% of the total area and test-program generation is done with 100% fault coverage in a very short time, since there is no need for global test-pattern generation. A set of tools that guide the testability implementation from design to the final test program is described     

基于分系统先验信息的测试性指标评估方法

针对现有测试性指标评估方法中存在的系统级先验数据匮乏、试验样本量确定缺乏依据等问题，提出利用分系统先验数据评估装备测试性指标。该方法结合信息量等效原则，通过定义分系统贡献率得到系统级先验数据，并基于先验分布支持度和重要度确定混合先验分布。为满足试验统计要求的样本量，根据二项分布模型中的样本量确定原则，基于最大后验风险计算试验样本量，并根据实装试验结果实现指标评估。实例应用表明，该方法能够有效实现测试性指标评估，相比于经典方法和传统Bayes融合方法，评估结果更为合理，工程应用效果更好，对准确反映装备测试性水平具有重要作用。     

考虑集成故障与单元互测的系统级测试性分配与设计

随着装备系统复杂度、集成度的不断增加，系统集成故障和单元间互测因素越来越凸显，给系统级测试性分配和设计带来了新问题，主要表现在：传统方法未考虑集成故障和单元互测导致测试性指标分配不合理，系统级测试性设计缺乏系统级测试选择方法等。针对系统集成后产生的集成故障和单元间互测等情形进行了理论分析，提出了考虑集成故障与单元互测的测试性指标分配、面向集成故障的系统级测试选择方法，为系统级测试性设计提供了一套解决方案。     

应用于逻辑核的BIST关键技术研究

随着集成电路工艺进入深亚微米阶段后,电路复杂度的不断提高,特别是片上系统的不断发展,主要包括验证测试和制造测试的芯片测试,正在面临着巨大的挑战,传统的使用自动测试设备的测试方法越来越不能满足测试需要。各种用于提高芯片可测试性的可测性设计方法被提出,其中逻辑内建自测试方法已经被证明为大规模集成电路（VLS1）和SOC测试的一项有效的可测试性设计方法。文章首先对Logic BIST的基本原理结构进行介绍,然后对其在实践应用中的一些难点问题进行详细分析,最后给出针对一款高性能通用处理器实验的结果。     

基于边界扫描的混合信号电路可测性结构设计

在深入研究IEEE1149.1及IEEE1149.4标准的基础上,设计并实现了符合标准的混合信号电路边界扫描可测性结构各组成部分,包括测试访问口控制器、数字边界扫描单元、模拟边界扫描单元、测试总线接口电路及测试寄存器;构建验证电路进行了测试验证。测试结果表明,所设计的混合信号电路可测性结构是可行的,并可以应用到混合信号电路中提高电路的可测试性。     

一种低功耗系统芯片的可测试性设计方案

低功耗技术,如多电源多电压和电源关断等的应用,给现代超大规模系统芯片可测试性设计带来诸多问题。为此,采用工业界认可的电子设计自动化工具和常用的测试方法,构建实现可测试性设计的高效平台。基于该平台,提出一种包括扫描链设计、嵌入式存储器内建自测试和边界扫描设计的可测性设计实现方案。实验结果表明,该方案能高效、方便和准确地完成低功耗系统芯片的可测性设计,并成功地在自动测试仪上完成各种测试,组合逻辑和时序逻辑的扫描链测试覆盏率为98.2%。     

The Design of Dedicated 32-Bit Processors

NTT has developed two CMOS 32-bit processor VLSI families dedicated to communication systems: DIPS is for on-line information processing, while DEX is for an electronic switching system. The design methodology uses a hierarchical design technique, a common design language and database, and automated layout based on a standard cell approach. Gate density was improved by a factor of 1.3 using a superblock technique. Design for testability is primarily built-in test using a scan path method.     

基于边界扫描的电路板测试性优化设计

基于边界扫描的电路板测试性设计中，迫切需要解决“测试性改善程度一定时，如何权衡设计使得设计复杂性最小”的问题，本文首先深入分析了该问题，证明它是一个NP－ 完全问题，然后基于贪婪策略提出了求解问题的优化算法，仿真实验表明，该算法能够得较优化的电路板测试性设计方案。     

基于BIT的导弹测试与诊断技术

BIT技术是实现可测试性设计的重要技术手段之一,将其应用到导弹测试与诊断领域,能有效提高其测试与诊断效果;目前,基于BIT的导弹测试与诊断主要依靠的是弹上总线技术和边界扫描技术,利用边界扫描技术获取相关的测试信息,利用弹上总线进行有效的信息传输与共享.并通过BIT综控计算机进行最后的故障诊断;文中对有关的热点技术包括全弹综合BIT体系构建技术,导弹BIT设计技术、BIT测试向量生成技术、导弹BIT验证技术等多项内容进行了阐述,最后给出了BIT在导弹系统应用中的发展趋势.