基于WELL算法的12位随机数发生器

由于现有的32位WELL算法不适用通信编码等较短字长的应用,本文提出了一种12位的WELL随机数发生器并在Xilinx Spartan-6 FPGA上实现。该发生器具有运行速度高、结构简单、硬件占用率低等特点,达到每秒产生2亿个随机数的性能。     

新的基于D-序列的随机数产生器

针对现有随机数产生器计算消耗大和占用空间多的问题,提出了一种新的基于D-序列的随机数序列产生器。通过在现有D-序列的产生过程中引入随机变量来产生更长的任意进制的新的随机D-序列。它不仅继承了原有D-序列结构简单,计算复杂度低,存储需求少和随机特性好的特点。还克服了原有D-序列长度有限的运用限制。通过自相关性、互相关性和概率分布分析证明了该新D-序列的随机特性比现有D-序列更优良。这些特性使它比现有的其他复杂随机数产生器(如混沌随机数产生器和硬件随机数产生器)更适合于具有节点计算能力有限,存储空间有限和能量有限的无线传感网络。     

CPU/FPGA混合架构上的硬件线程加速方法

CPU/FPGA混合架构是可重构计算的普遍结构,为了简化混合架构上FPGA的使用,提出了一种硬件线程方法,并设计了硬件线程的执行机制,以硬件线程的方式使用可重构资源.同时,软硬件线程可以通过共享数据存储方式进行多线程并行执行,将程序中计算密集部分以FPGA上的硬件线程方式执行,而控制密集部分则以CPU上的软件线程方式执行.在Simics仿真软件模拟的混合架构平台上,对DES,MD5SUM和归并排序算法进行软硬件多线程改造后的实验结果表明,平均执行加速比达到了2.30,有效地发挥了CPU/FPGA混合架构的计算性能.     

可编程脉冲产生器的设计及应用

文中针对脉冲产生器的市场供应与实际应用情况,给出了一种以单片机为CPU核心的可编程脉冲产生器的设计思路,阐述了完成该产生器的硬件结构和软件设计方法,并给出相应的硬件电路和软件设计流程;为了验证设计的合理性,将其应用于某测控系统的步进电机控制器中,并进行实验测试,结果表明该设计具有低成本、高可靠性等特点,特别是其脉冲宽度与周期可编程预置,不仅增加了设备的使用灵活性,而且扩大了应用范围,可推广应用于多种功能的测控系统中。     

矿山三维空间数据距离直方图算法优化及加速

分析了三维空间数据距离直方图算法的性质及数据结构,提出了基于图形处理器的通用计算方法和基于FPGA的高性能计算方法,基于图形处理器的计算方法可用于实现三维空间数据距离直方图算法的单指令多数据并行优化;基于FPGA的计算方法可实现算法的硬件分块优化,使算法的硬件结构达到最优匹配。实验结果表明,利用基于图形处理器的计算方法可使算法达到平均18倍的性能加速,基于FPGA的计算方法可使算法达到平均30倍的性能加速,大大提升了算法的数据处理能力。     

基于SVM的ECT图像重建算法研究与实现

在ECT系统中使用支持向量机处理采集到的数据集,当数据规模非常大时训练速度缓慢,支持向量机在处理ECT系统中采集到的大规模数据集时训练速度缓慢.针对该问题提出了一种适应于硬件实现的基于SVM的串行计算-并行传输模式,并用硬件描述语言在现场可编程逻辑门阵列(FPGA)上实现,同时给出了硬件系统的工作过程及总体结构.ECT图像重建实验结果表明,同软件实现相比,不仅提高了系统图像重建速度,还能保持较高的分类精度,并且表明FPGA在图像重建方面满足实时性要求,适用于图像重建系统.     

基于FPGA的BLAS加速系统的设计与研究

采用FPGA来加速应用软件的关键算法执行,是一种有效的提高计算机系统运算速度的方法.通过把高性能计算算法中固有的并行运算部分硬件化来实现应用加速.本文主要讨论使用FPGA来实现BIAS数学库的加速,对其中最耗时的dgemm算法做了加速,并且设计了基于FPGA的加速系统.     

通用处理器设计中硬件仿真验证

基于动态的RTL仿真依然是验证超大规模集成电路的主要方法。在使用动态仿真方法对通用微处理器这样大规模的设计进行功能验证时仿真速度成为了瓶颈，通常的解决方案是使用FPGA进行硬件的物理原型仿真，使用FPGA可以在较短的时间内测试大量的测试向量，但是使用FPGA物理原型验证的可调试很差。针对这一主要问题，提出了三级的层次化仿真验证环境，使用硬件仿真器的仿真加速作为中间层的解决方案，即可以提高仿真速度，也提供了良好的调试环境。同时针对大规模设计多片FPGA逻辑划分提出了改进的K—L算法，优化了FPGA的利用率和片间五连。     

基于FPGA的卷积神经网络定点加速

针对卷积神经网络（CNN）在资源受限的硬件设备上运行功耗高及运行慢的问题，提出一种基于现场可编程门阵列（FPGA）的CNN定点计算加速方法。首先提出一种定点化方法，并且每层卷积设计不同的尺度参数，使用相对散度确定位宽的长度，以减小CNN参数的存储空间，而且研究不同量化区间对CNN精度的影响；其次，设计参数复用方法及流水线计算方法来加速卷积计算。为验证CNN定点化后的加速效果，采用了人脸和船舶两个数据集进行验证。结果表明，相较于传统的浮点卷积计算，所提方法在保证CNN精度损失很小的前提下，当权值参数和输入特征图参数量化到7-bit时，在人脸识别CNN模型上的压缩后的权重参数文件大小约为原来的22%，卷积计算加速比为18.69，同时使FPGA中的乘加器的利用率达94.5%。实验结果表明了该方法可以提高卷积计算速度，并且能够高效利用FPGA硬件资源。     

基于FPGA的CNN加速SoC系统设计

为提高目前硬件运行卷积神经网络(CNN)的速度和能效,针对主流CNN网络的卷积计算设计加速模块并在FPGA上实现用于加速CNN网络的SoC系统。硬件平台采用带有ARM处理器的ZCU102 FPGA开发板,系统采用处理器和加速器的结构进行设计。加速器负责卷积计算,采用分块技术并重组卷积计算循环次序,使片上缓存的数据复用率更高,减少系统与内存之间数据的传输。支持1×1到11×11的卷积核尺寸,硬件支持的激活函数为ReLU和Leaky ReLU。处理器负责控制并处理CNN网络的其它计算,使SoC系统具有通用性和灵活性。实验结果表明,在100 MHz的工作频率下,峰值计算性能可以达到42.13 GFLOPS,相比CPU和其它FPGA计算的性能有一定提升。     

多输出外部反馈型LFSR均匀分布随机数生成器的分析与设计

本文系统地分析了多输出外部反馈LFSR方法产生均匀分布随机数的工作原理、变换矩阵的特点、产生随机数的周期以及LFSR的级数选择等问题,并提出了基于多输出外部反馈LFSR方法设计均匀分布随机数生成器的具体步骤。本文在Xilinx Vertex Ⅳ FPGA上设计实现的23级16位输出的LFSR型均匀分布随机数生成器仅消耗了36个Slices资源和23个Flip Flops资源,工作频率可以达到993MHz,相对于多LFSR复用的实现方式,节约了90%以上的硬件资源。并且,该生成器产生的随机数可以通过K-S检测方法的质量评估。     

基于超多核心平台的Knuth39并行化实现及性能分析

针对Knuth39随机数发生器运行速度慢的问题,提出了一种基于超多核心(MIC)平台的Knuth39并行化方法.首先,将Knuth39发生器的随机数序列以固定间隔划分成多个子序列;然后,每个线程从各子序列的起点开始生成随机数;最后,将各个线程生成的随机数序列组合成最终的序列.实验结果表明,并行化后Knuth39通过了TestU01的452项测试,与串行程序相同.同中央处理器(CPU)单线程相比,并行化后MIC平台下的最优加速比可达到15.69倍.所提方法有效地提高了Knuth39发生器的运行速度,并且保证了生成序列的随机性,更加适用于高性能计算领域.     

基于Handel-C的伪随机数发生器的设计与实现

伪随机数发生器在硬件进化、通信、信息加密甚至在其它信号处理如噪声的产生和测试数据等方面都有着非常重要的应用。结合Handel-C语言和CA(Cellular Automata)的特点,按一定的规则数,利用混合CA90和CA150算法规则来设计伪随机数发生器,并用Handel-C语言对其进行描述。从仿真运行的结果来看,产生的随机序列的周期非常之长,且随机特性好,最后通过FTU2下载工具最终在FPGA上实现了硬件电路功能,为实现产生高速随机序列提供了一种实用的设计方法。     

Low power and high-speed FPGA implementation for 4D memristor chaotic system for image encryption

In this paper, we proposed a novel low power and high-speed FPGA implementation of the 4D memristor chaotic system with cubic nonlinearity based on Xilinx System Generator (XSG) model. Firstly, a pseudo-random number generator based on the proposed XSG FPGA implementation of the proposed 4D memristor chaotic system which implemented into Xilinx Spartan-6 X6SLX45 board with 32 fixed-point format. The aim of the FPGA implementation is increasing the frequency of the memristor chaotic random number generators. The FPGA implementation of the memristor chaotic system results show that the new design approach achieves a maximum frequency of 393 MHz and dissipates 117 m watt. The standard fifteen randomization tests are used to measure the quality of the proposed pseudo-random number generator based on the 4D memristor chaotic system and it gives an excellent randomization analysis. Also, the gray image encryption scheme based on the 4D memristor chaotic system has been introduced. The proposed cryptosystem has a large keyspace, very low correlation values, high entropy which is much closer to the ideal entropy value, a high number of pixels change rate and high unified average changing intensity values. The results and security analysis of the proposed encryption scheme demonstrate that the investigated encryption approach can protect high speed and high security against various attack.

     

基于MT发生器的车辆生成模型构建与仿真

针对交通流仿真技术中广泛使用的线性同余发生器在周期长度和随机性方面的不足,引入MT随机数发生器,通过性能评价验证其优越性,然后在空闲和拥挤两种交通状态下,基于MT发生器产生的随机数,应用不同的随机分布构建相应的随机发车模型。在VC环境下开发车辆生成程序进行仿真实验,将仿真数据与实测数据进行对比分析,结果表明,基于MT发生器的随机发车模型更好地逼近了实际交通状态。     

Generation of grid multi-wing chaotic attractors and its application in video secure communication system

In order to study the application of chaos in video image encryption, a real-time video secure communication system based on a new grid multi-wing chaotic system is proposed in this paper. First, by introducing sawtooth wave functions to the Lorenz system, a new grid multi-wing butterfly chaotic system with complicated dynamical behaviors is obtained. Compared with the existing multi-scroll and multi-wing chaotic systems, The system structure is simple and more easier to be implemented in a digital system. Then, a chaos-based pseudorandom random number generator is developed by implementing post-processing procedure. The present video secure communication system is designed with the closed-loop feedback scheme. The corresponding hardware implementation is developed by FPGA platforms, and the experimental results are given to verify its feasibility. Furthermore, a series of widely used secure analyses are applied to prove that the system has good security performance.

     

一种基于FPGA的高斯随机数生成器的设计与实现

基于FPGA的高斯随机数生成器需要满足可重构、高吞吐率和高硬件资源使用效率等要求.文中提出了一种易于硬件实现的状态转换逻辑结构,并给出了均匀分布随机数周期和输出位宽的配置方法和配置原则.文中详细分析了应用"最值分析法"和"静态误差分析法"求解Box Muller算法实现过程中各操作数位宽的具体过程.硬件实现结果在Xil...     

Implementation of a secure TLS coprocessor on an FPGA

In this paper we present a secure implementation architecture of a coprocessor for the TLSv1.2 protocol, on an FPGA. Techniques were used that increase the resistance of the design to side channel attacks, and also protect the private key data from software based attacks. The processor was implemented with a secure true random number generator which incorporates failure detection and thorough post-processing of the random bitstream. The design also includes hardware for signature generation and verification; based on elliptic curve algorithms. The algorithms used for performing the elliptic curve arithmetic were chosen to provide resistance against SPA and DPA attacks. Implementations of the AES and SHA256 algorithms are also included in order to provide full hardware acceleration for a specific suite of the TLSv1.2 protocol. The design is analysed for area and speed on a Virtex 5 FPGA.     

The importance of proper seeding of the Applesoft pseudorandom number generator

The popularity of the use of Apple II/IIe hardware in medical applications is evidenced by the variety of articles devoted to the use of this hardware in biomedical research and medical practice. Many of these applications are of a stochastic nature, including simulations, and depend on the Applesoft random number generator. Unfortunately, the Applesoft generator has exhibited a number of flaws, including lack of uniformity of generated sequences of numbers, and serial correlation within such sequences. This paper provides evidence of these problems for a variety of seeds, and provides suggestions for acceptable seeds which ensure that the generated sequences of numbers pass two fundamental statistical tests for randomness.     

基于概率的自适应跳频通信系统中的跳频图案产生方法

为了提高水声跳频通信系统的可靠性和保密性,提出了基于误码率映射和对伪随机数流的量化来产生跳频图案的方法,该方法将各个跳频频点的误码率映射为一个概率密度函数,由此得到量化向量,根据伪随机数发生器产生的满足特定统计规律的伪随机数流和特定的量化准则,对伪随机数流进行量化,生成跳频图案,进行跳频通信。构建基于概率的自适应跳频通信仿真系统,仿真结果表明基于概率的自适应跳频通信相对于传统的跳频通信或自适应跳频通信误码率更低,且保密性更强。