一款多核处理器FPGA验证平台的设计与实现

高性能处理器设计日趋复杂,为了缩短验证周期,降低研制风险通常需要在流片之前进行基于现场可编程门阵列(field programmable gate-array,FPGA)原型验证平台的软硬件协同验证.随着处理器多核化的发展,FPGA原型验证平台的实现变得越来越具有挑战性.介绍了一款高性能多核微处理器FPGA验证平台的设计与实现方法,详细阐述了该FPGA验证平台采用的母板/子板总体架构、分片策略、时分复用实现技术及I/O接口实现方法.该平台具有良好的可扩展性,能够方便灵活地实现目标芯片在各种规模和配置下的FPGA验证,用于在流片前对目标芯片进行功能正确性验证和性能评估.经过该FPGA平台验证的目标芯片,首次流片返回的芯片能成功运行操作系统和各种应用程序,实现了一次流片成功的目标.最后对该FPGA验证平台的应用前景进行了分析总结.     

新闻

三星发布Exynos 2100处理器1月12日,三星正式发布Ex ynos 2100处理器,Exynos 2100处理器采用三星5nmEUV制程,支持Sub-6GHz和5G毫米波,相比前代产品性能提升10%,AI运算功耗降低50%,整体功耗降低20%。Exynos 2100处理器的CPU遵循ARM参考设计,由一颗2.9GHz的Cortex-X1、三颗2.8GHz的A78和四颗2.2GHz的A55核心组成;GPU部分采用Mali-G78(MP14),引入了AMIGO(Advanced Multi-IP Governor)技术来保证游戏场景下的CPU与GPU功耗表现。     

SoC中的伪双口RAM优化设计方法及应用

针对SoC中TP RAM的面积及功耗较大问题,提出一种优化设计方法.该方法将SoC中的TP RAM替换成SP RAM,并在SP RAM外围增加读写接口转换逻辑,使替换后的RAM实现原TP RAM的功能,以保持对外接口不变.将文中方法应用于一款多核SoC芯片,该芯片经TSMC 28 nm HPM工艺成功流片,die size为10.7 mm×11.9 mm,功耗为17.2 W.测试结果表明,优化后的RAM面积减少了24.4%,功耗降低了39%.     

三星金宝1TB硬盘 性能大翻身

长期以来．用户对三星硬盘的印象都是静音、功耗低．但性能不佳,现在这种情况将彻底改变。去年10月,三星率先发布了全球首款采用第三代垂直磁记录技术的3．5英寸硬盘——三星SpinPoint F1。众所周知．垂直磁记录技术的升级意味着单碟容量的提升．性能也会水涨船高,因此许多电脑玩家对该硬盘非常期待。     

一种基于离散Hopfield神经网络的RTOS功耗优化方法

RTOS(Real-Time Operating System,实时操作系统)是SoC(System-on-a-Chip,系统芯片或片上系统)的一个重要组成部分,其功耗一般约占整个系统功耗30～40%的比例,而基于软/硬件划分的RTOS功耗优化方法(简称RTOS-Power划分)能够明显地减少SoC的功耗.因此,文中首先引入了RTOS-Power划分问题的一个新模型,这有助于理解RTOS-Power划分的本质.然后,提出了一种基于离散Hopfield神经网络的RTOS-Power划分方法,重新定义了神经网络的神经元表示、能量函数、运行方程和系数.最后,对该方法进行了仿真实验,并同遗传算法和蚂蚁算法进行了性能比较.实验结果表明:该文提出的方法能够以相对较小的代价(FPGA开销小于4K个可编程逻辑块)取得高达60%的功耗节省,同时,与纯软件实现的RTOS相比,系统性能也得到了相应的提高.     

嵌入式系统在工程地震仪的应用研究

阐述基于三星ARM处理器S3C2410A和嵌入式操作系统Windows CE.net构造微型工程地震仪的设计原理和实现方法.在现有工程地震仪的基础上,结合嵌入式技术构造携带方便、功耗低、体积小的微型工程地震仪,可以适应不同的工作场合,满足工程勘探的需要.     

时钟芯片的低功耗设计

在时钟芯片设计的各个层次上深入探讨了影响时钟芯片功耗的主要因素,确定了电路功耗主要来源与振荡电路和分频电路。在电路实现过程中,通过采用不同工作电压和对主要功耗电路的结构和参数进行优化设计等多种手段来控制功耗。通过1.2滋m工艺流片验证,在工作电压为5V时,芯片工作电流为0.17mA,实现了低功耗时钟芯片的设计。     

新思科技携手三星 推出高性能计算设计优化参考方法

新思科技近期宣布与三星开展合作,基于新思科技Fusion Design Platform提供经认证的数字实现、时序和物理签核参考流程,以加速高性能计算(HPC)设计.通过该全新的经认证参考流程,开发者可以利用新思平台的自动化功能和集成优势来提高其工作效率,同时在三星的先进工艺节点上实现其设计目标.     

新思科技推出全新ZeBu Empower仿真系统

新思科技近日宣布推出ZeBu Empower仿真系统,为数十亿SoC设计的软硬件功耗快速验证提供突破性技术.ZeBu Empower性能优异,可对整个设计及其软件工作负载进行可操作的功耗分析,从而实现每天多次迭代.ZeBu Empower可支持软硬件设计人员利用功耗分布图更早识别针对动态功耗和泄漏功耗的重大改进机会.ZeBu Empower仿真系统还可将功率关键模块和时间窗口馈入新思科技的PrimePower引擎,以加速RTL功耗分析和门级功耗签核.     

Quartus II 6.1在65nm FPGA上实现优异的性能和效能

Altera公司近日推出了Quartus II6.1软件,帮助设计人员实现优异的性能和效能。该版本对PowerPlay功耗优化工具进行了改进,与AlteraStratix III FPGA的可编程功耗技术相结合,总功耗比StratixII FPGA降低了50%。与竞争的65nm器件相比,Quartus II6.1在StratixIII FPGA上性能平均快出一个速率等级,编译时间平均缩短55%(请参考相关的Stratix III FPGA发布www.altera.com/stratix3release)。这一版本的PowerPlay功耗优化工具同Stratix III芯片的可编程功耗技术紧密结合,这种独特的创新帮助设计人员获得非常好的性能,从根本上降…     

DES差分功耗分析攻击设计与实现

针对DES(Data Encryption Standard)加密电路,采用了差分功耗分析(Differential Power Analysis,DPA)攻击方式进行解密.该方法是一种典型的功耗类型旁路攻击方式(Side Channel Attacks,SCA),其理论基础为集成电路(ICs)中基本单元CMOS逻辑门在实现加密算法时的物理特征、功耗模型及数据功耗相关特性.结合具体电路,介绍了针对DES加密系统进行的差分功耗分析攻击的设计与实现.目前,实验已经成功地破解了DES加密算法中56位有效密钥中的48位,逐步逼进了最终破解目标.这一结果至少已经表明,由于集成电路功耗等物理信号的泄漏及其在处理不同数据时功耗的差别,未加防护措施的DES加密系统终将难以抵御差分功耗分析的攻击.     

一种面积与功耗优化的卷积器设计

提出一种基于随机存取存储器(RAM)的卷积器结构。将2组阶数不同的卷积器进行VLSI实现,每组包含1个基于RAM结构的卷积器和1个基本型FIR结构的卷积器。DC及Prime Power分析结果表明,当阶数为63时,基于RAM结构的卷积器面积和功耗相比基本型FIR结构的卷积器分别减少10.1%和8.4%;当阶数为255时,该优化百分比分别为14.9%和15.2%,并且卷积器阶数越高,优化效果越明显。63阶卷积器成功流片后,芯片实测结果显示,与经典结构相比,基于RAM的卷积器功耗减少了7.9%。     

新思科技实现硬件仿真性能突破

新思科技近日宣布在硬件仿真领域实现了突破性技术创新——ZeBu EP1,可提供10 MHz性能,以加速高性能计算(HPC)、5G、GPU、人工智能(AI)和汽车等领域复杂片上系统(SoC)的硬件和软件验证.ZeBu EP1硬件仿真系统基于新思科技经验证的直连架构来优化设计通信并提供前所未有的仿真性能.此外,ZeBu所独有的功耗感知仿真、系统级调试、混合仿真以及虚拟主机和设备功能可提升SoC产品在硬件和软件方面的完成速度.     

无线传感器节点低功耗的研究

为了最大限度地延长传感器节点的生存时间,电路、结构、算法和协议必须满足能量有效性.就单个传感器节点角度来看,可以节省能耗的方法有很多,其中动态功率管理(DPM)和动态电压调节(DVS)是两种有效节省CPU能耗的方法.在三星S3C2410芯片上测试,改变处理器的频率,验证了功耗和频率的线性关系.通过仿真分析了CPU能耗与缓冲器长度的关系,说明了缓冲器溢出概率对CPU功耗的影响关系,得出在DVS的基础上增加缓冲器长度或降低溢出概率可以进一步节省能耗.     

多点时间控制芯片CHY100—CN在打铃器中的应用

本文介绍一种利用CHY100-CN时间控制芯片实现的打铃器控制应用电路,用此芯片设计的打铃器控制系统具有电路简单、功耗低、性能可靠等优点。一、CHY100-CN性能 1.单电源 5V(4.5V～5.5V)供电; 2.CMOS工艺,静态功耗<100mW,可使用电池作为备用电源供电; 3.端口负载能力强,可直接驱动共阳LED数码管;     

不同设计层次下密码运算部件抗功耗攻击能力量化评估技术

为设计有效抗功耗攻击且具有高性价比的安全芯片,需要在其设计实现过程中量化分析密码运算部件抗功耗攻击的防护能力,其关键在于评估防护能力以及模拟密码运算部件的瞬态功耗.以成功实施功耗攻击所需的样本数来量化密码运算部件抗功耗攻击能力,提出了成功实施功耗攻击所需样本数的估算方法;在RTL(register transfer level)级、综合后以及布局布线后等不同设计层次进行瞬态功耗模拟的技术;以及以空间换时间和多线程并行模拟技术,以提高瞬态功耗的模拟速度,也可以用于大规模电路的瞬态功耗模拟.     

高性能众核处理器申威26010

申威26010高性能众核处理器在多核处理器申威1600基础上,采用片上系统(system on chip,SoC)技术,在单芯片内集成4个运算控制核心和256个运算核心,采用 自主设计的64位申威RISC(reduced instruction set computer)指令系统,支持256位 SIMD(single instruction multiple data)整数和浮点向量加速运算,单芯片双精度浮点峰值性能达3.168TFLOPS.申威26010处理器基于28 nm工艺流片,芯片die面积超过500 mm2,芯片260个核心稳定运行频率达1.5 GHz.申威26010处理器从结构级、微结构级到电路级,综合采用多种低功耗设计技术,峰值能效比达10.559GFLOPS/W.芯片运行频率和能效比均超过同时期国际同类型处理器.申威26010通过在高频率设计、稳定可靠性设计和成品率设计等方面的技术创新,有效解决了芯片在实现高性能目标中所遇到的高频率目标、功耗墙、稳定可靠性和成品率等难题,成功大规模应用于国产10万万亿次超级计算机系统"神威·太湖之光",有效满足了科学与工程应用的计算需求.     

嵌入式SRAM的优化修复方法及应用

为了提高SRAM的成品率并降低其功耗,提出一种优化的SRAM.通过增加的冗余逻辑及电熔丝盒来代替SRAM中的错误单元,以提高其成品率;通过引入电源开启或关闭状态及隔离逻辑降低其功耗.利用二项分布计算最佳冗余逻辑,引入成品率边界因子判定冗余逻辑的经济性.将优化的SRAM64K×32应用到SoC中,并对SRAM64K×32 的测试方法进行了讨论.该SoC经90nm CMOS工艺成功流片, 芯片面积为5.6mm×5.6mm, 功耗为1997mW.测试结果表明:优化的SRAM64K×32 在每个晶圆上的成品率提高了9.267%,功耗降低了17.301%.     

TP RAM的低功耗优化设计及应用

针对SoC中TP RAM的面积及功耗较大问题,提出一种优化设计方法。通过将SoC中的TP RAM替换成SP RAM,在SP RAM外围增加读写接口转换逻辑,使替换后的RAM实现原TP RAM的功能,保持对外接口不变。为了进一步降低功耗,使用自适应门控时钟,对地址总线进行格雷编码。将文中方法应用于一款多核SoC芯片,该芯片经TSMC 28 nm HPC工艺成功流片,die size为10.5 mm×11.3 mm,功耗为17.07 W。测试结果表明,优化后的RAM面积减少了25.2%,功耗降低了43.07%。     

三星笔记本电池节能应用

为了获得更长的续航时间,不少用户在移动使用动辄要搭配第二块电池,这不仅增加购买成本,而且外出携带和更换使用也不易,为此不少品牌笔记本都会内置电池节能工具,三星笔记本则内置了性能切换和电池节能工具,提供了CPU功耗控制、屏幕亮度调节、显卡功耗设置等电池节能,在不同的应用环境下,用户可利用这两款工具实现最大化节能需要。