可重构三值光学处理器的原理、基本结构和实现

文中论述了三值光学处理器的重构原理、重构结构和重构操作,给出了三值光学运算器和运算基元的典型结构、分类、命名、重构电路、重构指令和重构例程.文中还对三值光学计算机的高速度性能和低功耗性能作了简单分析.最后描述了一位运算基元的重构实验,实验结果表明本文论述的可重构三值光学处理器原理正确,重构器件和重构指令有效.     

一位可重构三值光学处理器的设计和实现

文中对可重构三值光学处理器的原理和基本结构进行了详细的实验研究,证明了这种处理器的可重构性和重构电路的有效性.本次研究设计了实用的重构电路,使用小规模FPGA芯片、笔段式液晶显示器和高速光强传感器等元件,成功构造了一个像素位的可重构三值光学处理器.在实现的实验系统上,通过精心选择的50个实验用例,对三值光学处理器的全部42个基元和28个代表性逻辑运算器进行了研究.50个实验用例覆盖了所有可能的输入状态和各种基元组合情况.该文是对降值设计理论的第一次全面实践,为可重构三值光学处理器从理论到实际应用提供了实验基础和技术支持.     

基于QEMU实现的处理器类故障模拟与注入方法研究

故障注入技术在BIT软件测试中是一种有效的手段。针对电路板级BIT软件测试中遇到的问题,介绍了一种基于开源模拟器QEMU实现的处理器类故障模拟方法。采用该方法对多种处理器故障进行仿真建模,通过对QEMU的扩展开发,加入故障行为模拟模块和故障注入模块,以实现一个具有处理器类故障注入功能的系统级模拟器BitVaSim。首先分析处理器功能故障模式,提取故障的关键字值对,用XML Schema定义故障并用于故障建模;其次对QEMU代码进行二次开发以实现对处理器故障行为的模拟;然后通过配置故障注入接口实现模拟器运行时的故障模式匹配、故障按条件触发等功能;最后通过实验案例来观察模拟器的故障表现,评价这种基于模拟器的故障注入技术。实验过程和结果显示这种方法是有效可行的。     

基于QEMU实现的处理器类故障模拟与注入方法研究

故障注入技术在BIT软件测试中是一种有效的手段。针对电路板级BIT软件测试中遇到的问题,介绍了一种基于开源模拟器QEMU实现的处理器类故障模拟方法。采用该方法对多种处理器故障进行仿真建模,通过对QEMU的扩展开发,加入故障行为模拟模块和故障注入模块,以实现一个具有处理器类故障注入功能的系统级模拟器BitVaSim。首先分析处理器功能故障模式,提取故障的关键字值对,用XML Schema定义故障并用于故障建模;其次对QEMU代码进行二次开发以实现对处理器故障行为的模拟;然后通过配置故障注入接口实现模拟器运行时的故障模式匹配、故障按条件触发等功能;最后通过实验案例来观察模拟器的故障表现,评价这种基于模拟器的故障注入技术。实验过程和结果显示这种方法是有效可行的。     

基于国产多核处理器的可重构计算机设计

为了解决基于并行总线结构的抗恶劣环境计算机通用性差的问题,提出了一种基于国产多核处理器的可重构计算机的设计方法,该方法包括了基于国产多核处理器的可重构计算机的主要设计思路和实现过程;在该方法中通过采用国产多核处理器提高了计算机性能,采用FPGA实现可重构设计,通过可重构设计在硬件完成生产后可以对计算机的功能重新构建,提高了计算机的通用性;目前,该方法应经投入应用,在应用过程中取得了良好的效果。     

TOC实验系统中运算器与解码器的同步技术

论述了一种实现百位量级三值光学计算机(TOC)实验系统中光学运算器及光学解码器同步的技术.该技术的原理是以光电传感器感应到的光强度变化来判断光学运算器的一次运算是否完成,若完成则通知光学解码器进行解码.受正在使用的三值光学计算机实验系统已有结构的限制,该技术采用了以光学解码器的控制器为核心、软件控制为主的方案.该方案虽然比纯硬件方案慢,但适合于目前的低速度实验平台,而且便于改进,本身也成为研究三值光学计算机部件间同步技术的一个实验子系统.描述了对当前的三值光学计算机实验平台和软硬件部件所进行的相应改造,实验结果表明了该同步系统的有效性和可靠性.     

可重构数据模拟器的设计与实现

为支持飞行器信息终端研制过程中的调试、测试、系统联试及排故,需要研制多个数据模拟器。基于此,采用数据库和解释器相结合的方法设计可重构数据模拟器,通过硬件重配置和软件重构实现针对不同需求的多个数据模拟器。应用结果表明,该数据模拟器性能稳定、配置灵活、功能可重构性强。     

OpenCMP：一个支持事务存储模型的多核处理器模拟器

CPU设计正在由仅开发指令级并行性的单线程单核结构转向利用线程级并行性的多线程多核结构，但至今还没有一个可移植性好并被广泛使用的开源多核处理器模拟器，限制了在这样的结构上开展高质量的研究工作。我们开发了一个多核处理器体系结构模拟器OpenCMP，用于支持当前和未来对多线程多核处理器体系结构关键技术的研究。该模拟器适当地抽象了多核处理器结构，为主流的多核处理器结构研究提供一个可扩展、灵活的模拟工具框架，包括支持对乱序、顺序的处理器核和同时多线程处理器核的模拟，以便对更大的多核设计空间进行比较性研究。本文以支持事务存储模型的多核处理器结构模拟器为例，详细描述了如何通过抽象多核结构和事务存储模型的最基本特性和组成部分，扩展单核处理器模拟器SimpleScalar，设计与实现一个多核处理器模拟器。初步研究表明，与现有的多核处理器模拟器相比，该模拟器能够较好地支持对事务存储模型和基于事务存储模型的多核处理器体系结构的研究．     

融合动态采样剖析的可重构指令集处理器

可重构指令集处理器能够根据应用程序特点动态扩展其指令集,其硬件架构和软件工具的设计与传统设计有很大不同。在研究可重构指令集处理器软硬件特性的基础上,提出一种集成动态采样剖析硬件的可重构指令集处理器架构。该处理器具有3种不同的工作模式,它通过剖析硬件采样获取程序热点,利用配套工具链半自动地完成指令扩展生成、编译器重定向和可编程硬件逻辑配置,从而获得在不同嵌入式应用领域的硬件适应性和软件兼容性。针对性的实验结果表明,该处理器架构的采样剖析机制准确有效,并且在增加有限的硬件开销的情况下,能够很好地适应应用变化。     

面向GJB1188A接口的通用武器模拟器设计

为满足不同类型武器挂载模拟的需求,基于GJB 1188A接口,设计了一个通用武器模拟器,该模拟器采用COTS硬件设计方案、Windows+RTX的实时性解决方案、软件分层设计和基于计算机插件技术的武器仿真插件等全套解决方法,在确保性能满足要求的情况下,通过新增武器仿真插件,灵活地扩展系统功能,有效地提高了设备的通用性。该武器模拟器已经成功完成试验验证,具有很大的实用性和推广价值。     

基于FPGA的计算机系统原型仿真平台设计

如何帮助学生实现认知上从理论到实践的飞越,是传统计算机体系结构教学面临的最大挑战.目的是构建可重构的计算机系统原型仿真实验平台,给学生创造一个设计计算机系统原型的机会.通过FPGA仿真验证和C语言模拟器仿真的方法,以32位乱序流水线的RISC处理器原型为核心,构建了C语言模拟器、RTL仿真器和FPGA仿真验证平台,移植和改造了操作系统、编译器等系统软件和工具链,最终设计和实现了一套完整的计算机系统原型仿真教学实验平台.仿真教学实验平台与目前传统的计算机系统教学实验平台相比,具有较先进的技术水平,并具有开放性,可扩展性,综合性的特点,易于在教学中使用.     

Simulation and verification of associative processor arrays

This work is based on the design of a VLSI processor array comprising single bit processing elements combined with Content Addressable Memory (CAM) [1,2]. The processors are connected in a linear array with 64 currently being combined on a chip. Each processor is linked to 64 bits of data CAM and 4 bits of subset CAM (used for marking subsets of the array for subsequent processing). The architecture is targeted at image applications including pixel based processing as well as higher level symbolic manipulation and incorporates a data shift register linking all of the processing elements which allows data loading and processing to occur concurrently.

The current situation is that an extensive functional simulation package has been written [3] which allows algorithms to be coded and executed on a system which comprises an arbitrary number of array chips together with its controlling hardware. This allows algorithms to be investigated, and tuned to the architecture. A reduced design has been fabricated and the chips are undergoing parametric testing. A full version of the processor array chip will then be produced allowing a complete image system to be tested.

The VLSI design work undertaken so far [2] shows that the blocks which constitute the design can easily be replicated an arbitrary number of times (subject to chip size constraints) to create an application specific CAM array. The need for this type of flexibility has been borne out by the algorithmic work that has been carried out by a number of workers. In order to make the design of application specific arrays possible it is vital that the simulation tools are fast enough to allow adequate testing to be performed on the new design. It is for this reason that the original simulation package, written in C, has been transferred onto a transputer array.

This paper looks at the way in which the simulation is mapped onto the transputers in such a way that an arbitrary number can be used. In addition the problems of verification and validation of the simulator and the VLSI design are addressed. Results are given for a number of different applications which show very encouraging speed-ups. In many ways it has been found that the efficiency with which the simulation can be carried out with a large number of transputers mirrors the efficiency of the processor array in terms of communications overhead.     

LSE：一种处理器体系结构软件仿真器开发工具

在现代处理器体系结构设计中,利用软件仿真技术对设计结果进行验证是最重要的方面之一.然而,处理器体系结构仿真器的开发是一个非常困难的过程.主要的困难表现在三个方面:第一,目前用于处理器体系结构仿真器开发的编程语言如C或C 语言都是串行执行的语言,而处理器的各部件是可以并行运行的,使用串行编程语言编程来模拟并行执行的部件需要长时间的、仔细的程序功能与部件功能的匹配工作,并且容易出错;第二,使用串行程序来模拟并行部件的运行,模拟速度很低,并且仿真速度低是处理器体系结构软件仿真器开发领域的瓶颈问题;最后,仿真器仿真结果的可信度低也是一个关键问题.本文首先介绍了一种新的处理器体系结构软件仿真器开发工具,然后深入分析了该开发工具的优点和缺点,最后对该仿真器开发环境提出了改进方案.     

ECC专用指令处理器软硬件协同设计

提出了一种专用指令处理器的软硬件协同设计方法,该方法可以在设计的早期阶段对处理器进行系统探索和验证.根据椭圆曲线密码算法的特点,并按照专用指令处理器的设计原则,以椭圆曲线密码运算基本操作及运算存储特性为基础,设计了超长指令字ECC专用指令处理器的指令集结构模型.根据处理器的指令集结构模型,以指令模拟器为基础,搭建了处理器的软硬件协同验证平台,从系统设计、RTL描述和FPGA硬件原型3个不同层次对处理器进行了验证.     

单片机系统中标志位的应用

简要介绍了MCS-51系列单片机中的位寻址区和位操作指令。位寻址区和位操作指令构成了MCS-51系列单片机独具的布尔处理机。布尔处理机实际上是一个完整的一位微计算机,在开关决策、逻辑电路仿真和实时控制方面非常有效。位寻址区和位操作指令的一个最重要的应用就是用于设置标志位。这一特点使得单片机系统在开关决策、逻辑电路仿真、智能检测和实时控制方面的到了非常广泛的应用。通过一个实例给出了利用标志位来判断按键是否被按下的算法。     

TQSIM: A fast cycle-approximate processor simulator based on QEMU

Timing simulation of a processor is a key enabling technique to explore the design space of system architecture or to develop the software without an available hardware. We propose a fast cycle-approximate simulation technique for modern superscalar out-of-order processors. The proposed simulation technique is designed in two parts; the front-end provides correct functional execution of the guest application, and the back-end provides a timing model. For the back-end, we developed a novel processor timing model that combines a simple-formula-based analytical model and a scheduling analysis of sampled traces so as to boost up the simulation speed with minimal accuracy loss. Attached with a cache simulator, a branch predictor, and a trace analyzer, the proposed technique is implemented over the popular and portable QEMU emulator, so named TQSIM (Timed QEMU-based SIMulator). Sacrificing around 8 percent of the accuracy, TQSIM enables one or two orders of magnitude faster simulation than a reference cycle-accurate simulation when the target architecture is an ARM Cortex A15 processor. TQSIM is an open-source project currently available online.     

基于非规则LDPC码的协作MIMO系统性能分析

该文提出了一种基于非规则LDPC码设计的用户协作分集方案,并且给出了准静态的瑞利衰落信道下单用户单中继环境下的三种中继协议的性能比较和中断概率理论推导,比较分析了采用编码协作策略的双用户多中继环境下的系统的误比特性能和中断概率的仿真图。结果表明通过将非规则LDPC码引入到协作MIMO中,系统误比特率大大降低,同时中断概率也明显降低,性能得到显著改善。     

轨道交通视景仿真模拟器分布式系统设计

以轨道交通驾驶训练为背景,介绍了模拟训练的设计方案。利用模块化设计实现计算机与操作单元的分布式仿真：PLC模块实现操作单元的指令和数据传输,通过RS485/232实现控制台计算机对操作单元检测与控制;采用四通道视景系统作为输出界面,Creator构建轨道站点和沿线环境模型,Vega实现模型驱动。应用表明该系统在实时性、逼真度和开放性等方面比视频模拟器均有较大提高,并已成功应用于某城市轨道交通视景仿真模拟器中。