基于人工选择的组合电路优化算法

针对一般组合电路的优化算法复杂、优化过程时间长、优化效率偏低等问题,提出一种人工选择方式下的组合电路优化算法。该算法模拟物种进化时的家养模式,将最小项作为基因,函数表达式作为染色体,把逻辑电路的优化过程演变为遵循电路定律的基因变异、重组、寻优的过程。算法通过有利的变异条件,提高了算法的收敛速度和效率。通过与简单免疫、多目标遗传、自适应免疫算法的实验比较,证明了该算法的有效性和优越性。     

求解VLSI 电路划分问题的混合粒子群优化算法

电路划分是VLSI物理设计过程中的一个关键阶段.该问题本质上是一个NP困难的组合优化问题.针对该问题,提出了一种带FM策略的混合粒子群优化算法.引入遗传算法的两点交叉算子和随机两点交换变异算子,保证了粒子在位置更新后依然可行;为了提高算法的局部搜索能力,将具有较强局部搜索能力的FM策略融入算法的位置更新;设计了种群多样性变异策略,提高了种群多样性,避免了易陷入局部最优的缺陷.对ISCAS89标准测试电路的仿真实验结果表明,所构造的算法是有效的.     

贝叶斯博弈多目标进化算法及其收敛性分析

多目标进化算法（MOEAs）主要依靠非支配解排序推动种群搜索Pareto前沿,在种群迭代搜索前期具有较好的全局寻优性能,但进化后期易出现收敛停滞现象,影响算法对于复杂优化问题的全局寻优能力。由此提出了一种基于静态贝叶斯博弈策略的多目标进化算法（SBG-MOEA）,将每个优化目标模拟为一个博弈参与者,以多次迭代中优化目标Pareto优化收敛程度映射为博弈收益,通过损益纳什均衡博弈机制驱动种群的Pareto寻优,理论分析证明了该方法具有全局收敛特性。基准测试函数的优化实验表明,与NSGA-II等经典算法相比,贝叶斯博弈策略有助于增强进化种群全局搜索能力。     

基于协同进化遗传算法的自动谈判

提出了基于协同进化遗传算法的自动谈判算法，模拟了有限期轮流出价谈判协议中的策略学习机制。实验结果表明，基于协同进化的自动谈判能够生成近似于子博弈完美均衡的策略组合，具有良好的应用前景。 自动谈判；协同进化；遗传算法；轮流出价     

基于FPTA的动态可重构模拟电路研究

阐述了基于FPTA的模拟可进化电路的设计方法,分析了FPTA的结构,介绍了进化设计所使用的遗传算法,分析了使用PSpice软件建立的仿真模型,并通过VB程序实现算法并对演化过程进行控制.以4位数模转换电路(DAC)为例,通过对4个FPTA细胞组成的电路结构进行进化实验,结果表明4个FPTA细胞完全能够进化得到4位DAC.     

一种基于基因库和多重搜索策略求解TSP的遗传算法

TSP是组合优化问题的典型代表，该文在分析了遗传算法的特点后，提出了一种新的遗传算法（GB_MGA），该算法将基因库和多重搜索策略结合起来，利用基因库指导单亲遗传演化的进化方向，在多重搜索策略的基础上利用改进的交叉算子又增强了遗传算法的全局搜索能力。通过对国际TSP库中多个实例的测试，结果表明：算法（GB_MGA）加快了遗传算法的收敛速度，也加强了算法的寻优能力。     

基于多种群进化与粒子群优化混合的频谱分配算法

为了解决认知无线网络中的频谱分配问题,提出一种基于多种群进化与粒子群优化混合的频谱分配算法。它采用图论着色模型,首先使用遗传算法将多个种群进行独立进化,以提高种群的全局搜索能力;然后选出每个种群中的最优的个体作为粒子群优化的粒子,并通过控制每个粒子的初始速度方向来加快算法的收敛速度。最后以系统总收益最大化和用户间的公平性为优化目标与遗传算法和粒子群算法进行了对比实验,仿真结果表明,该算法在收敛速度、认知用户接入公平性和系统总收益3个方面的性能均优于遗传算法和粒子群算法。     

包含交叉和变异操作的交互式遗传算法

传统交互式遗传算法在优化隐式性能指标时会使用户产生疲劳,影响优化质量与优化效率。为此,提出一种改进的交互式遗传算法。采用二元排序确定适应值评价的不确定度,根据评价序列的最大信息差异计算种群的收敛率,通过收敛率衡量种群进化状态,基于适应值不确定度和种群收敛率设计自适应交叉算子和变异算子,给出交叉概率和变异概率的计算公式,利用包含用户偏好信息的遗传策略引导进化,从而使进化结果更加客观。将该算法应用于服装进化设计系统,结果表明,与传统交互式遗传算法( T-IGA)相比,该算法可获取更多的满意解,提高了优化效率。     

融合遗传蚁群算法的Web 服务组合研究

为了提高Web服务组合流程中服务选择技术的收敛性能,提出了一种基于遗传算法与蚁群算法相融合的多目标优化策略,用于解决基于QoS的Web服务组合问题。本文首先将Web服务组合的全局最优化问题转化为寻求一条QoS最优解的路径问题,并通过改进遗传算法得到蚁群算法中初始路径的信息素分布,再通过改进蚁群算法来求得最优解。仿真实验结果表明,该改进算法能在较少的进化代数下得到最优路径,提高了Web服务组合的快速全局搜索能力。     

基于基因表达式的演化硬件进化和优化算法

电路进化设计是可进化硬件研究的重要内容．针对电路进化设计做了如下工作：(1)融合了数据挖掘、基因表达式编程与传统电路进化技术,提出两阶段电路进化方法．该方法包括基于表达式树遗传编程进化算法的电路进化阶段和基于挖掘频繁数字电路算法的电路优化阶段。(2)给出了详尽的实验．实验表明6次多项式函数发现的平均进化代数为442代、乘法器电路的平均进化代数为2292代．比笛卡尔遗传编程和NEHF(Novel Evolvable Hardware Framework)快6倍以上．用MFDC对乘法器电路进化结果进行挖掘后,得到了比传统电路更有效的乘法器电路。     

电流配比可调Buck并联电路变换器设计

本文主要在现有的Buck电路模块基础上,设计了一种实现输出电流可控和多路并联输出电流配比可调的Buck电路变换器。该系统由Buck驱动电路,供电电路,采样电路,控制电路构成。采用ARM公司STM32F407为主控制芯片产生控制驱动功率开关器件IGBT的PWM脉冲,对直流输入电压和各种不同类型的的直流负载实现电压电流双闭环PID算法控制。该系统输出电压闭环控制稳定,可以同时给多个负载进行供电,并且各路输出的电流的比例可调。仿真和实验结果验证了该项设计的稳定性和可行性。     

一种用于实现任意基数值时序逻辑的阈值存储电路

本文基于多值时序电路的次态方程和输出方程最小项展开式,提出了一种具有任意值输入、双轨二值输出的阈值存储电路设计方案,它和多值与或门配合,运用Disjoint代数能够设计出任意基数值时序电路.文中通过三值九进制计数器的设计,阐明了任意基数值时序电路的设计方法.     

Automata for direct radix conversion

Modular logic circuits are described that directly transform on a digit by digit basis a number from one radix to another. Each device—an automaton—is of combined Moore-Mealy design of which the Moore output is a coefficient in the transformed radix, and the Mealy output is an untransformed residue passed on to the next identically designed circuit. Each logic circuit is completely independent of word length, and transformation relative to the input string is exact at each instant of time with all transformed digits simultaneously available. For fractional number conversion, any specified accuracy can be obtained merely by the addition of more modular logic circuits to the chain.     

时序逻辑电路分析与设计方法的研究及探讨

时序逻辑电路的分析与设计是《数字逻辑》课程中的重要教学内容,文章对时序逻辑电路分析与设计的方法进行了研究及探讨,包括公式法和表格法在时序逻辑电路的分析和设计过程中的应用。     

基于Matlab的时序逻辑电路的实验教学探索

以同步七进制计数器为例,结合Matlab的SimuLink仿真工具箱设计组织了高职《数字电子技术》课程的时序逻辑电路的实验教学内容。通过Matlab仿真技术,让学生形象直观地观察逻辑电路运行时各关键点的波形变化,在加深理解的同时也提高了实验的效果。     

A three-step decomposition method for the evolutionary design of sequential logic circuits

Evolvable hardware (EHW) refers to an automatic circuit design approach, which employs evolutionary algorithms (EAs) to generate the configurations of the programmable devices. The scalability is one of the main obstacles preventing EHW from being applied to real-world applications. Several techniques have been proposed to overcome the scalability problem. One of them is to decompose the whole circuit into several small evolvable sub-circuits. However, current techniques for scalability are mainly used to evolve combinational logic circuits. In this paper, in order to decompose a sequential logic circuit, the state decomposition, output decomposition and input decomposition are united as a three-step decomposition method (3SD). A novel extrinsic EHW system, namely 3SD–ES, which combines the 3SD method with the (μ, λ) ES (evolution strategy), is proposed, and is used for the evolutionary designing of larger sequential logic circuits. The proposed extrinsic EHW system is tested extensively on sequential logic circuits taken from the Microelectronics Center of North Carolina (MCNC) benchmark library. The results demonstrate that 3SD–ES has much better performance in terms of scalability. It enables the evolutionary designing of larger sequential circuits than have ever been evolved before.     

基于虚拟可重构平台的时序电路演化设计

目前,电路进化设计是演化硬件研究的主要方向之一。而时序电路由于存在反馈环不便于进行电路描述和软件仿真。文中对时序电路的演化设计方法进行了改进,提出了专门针对时序电路演化的虚拟可重构平台,建立起电路编码与HDL代码的映射关系。应用TEXTIO和MATLAB来辅助仿真测试过程,使测试向量数量巨大、难以处理的问题得到很好地解决。最后调用ModelSim完成了FSM的演化实验。实验结果验证了基于此平台演化时序电路的可行性和有效性。     

Low power DCVSL circuits employing AC power supply

In view of changing the type of energy conversion in CMOS circuits, this paper investigates low power CMOS circuit design, which adopts a gradually changing power clock. First, we discuss the algebraic expressions and the corresponding properties of clocked power signals. Then the design procedure is summed up for converting complementary CMOS logic gates employing DC power to the power-clocked CMOS gates employing AC power. On this basis, the design of differential cas-code voltage switch logic (DCVSL) circuits employing AC power clocks is proposed. The PSPICE simulations using a sinusoidal power-clock demonstrate that the designed power-clocked DCVSL circuit has a correct logic function and low power characteristics. Finally, an interface circuit to convert clocked signals into the standard logic levels of a CMOS circuit is proposed, and its validity is verified by computer simulations.     

高密度PLD在图象传感器驱动电路中的应用

介绍了使用高密度可编程逻辑器件完成图象传感器驱动电路的设计。该设计的电路板比通常的驱动电路板面积小、可靠性高、逻辑关系修改方便。     

针对电路关键路径的硬件木马监测与防护

随着半导体产业的快速发展,硬件木马已经对集成电路的可靠性和安全性带来了巨大的隐患。现有的研究表明,电路的关键路径易受到硬件木马的攻击。针对电路的关键路径提出了预防硬件木马插入的实时监测方案。根据电路的拓扑逻辑顺序计算电路各个路径的延时,选取电路延时最大的路径作为电路的关键路径,计算关键路径上所有节点的转换概率,优先选择关键路径上低于特定阈值的节点进行监测器设计。同只检测电路主输出的逻辑测试法相比,充分考虑了关键路径上硬件木马的激活不改变主输出的情况。实验结果表明,该方案在最多增加24.32%的面积开销下,可以有效地预防和监测硬件木马在ISCAS85电路关键路径的插入。