基于MP2530F平台的媒体播放器

基于韩国MagicEyes公司的MP2530F平台,实现了Mplayer播放器的移植;并在此基础上利用MP2530F双核架构开发硬件解码器,成功实现播放高清AVI视频文件。本文具体介绍了系统硬件结构和软件移植开发,并对软解码和硬解码的性能进行了分析比较。     

基于PXA270平台的AVS视频播放器的研究与实现

在基于PXA270和Windows CE操作系统的嵌入式平台上,以目前主流的PalmOS和Windows CE/Windows Mobile平台的开源多媒体播放器TCPMP为基础,通过对该播放器的读取、解码、播放的流程的详尽分析,添加新的视频播放插件,实现了AVS视频文件播放器.     

基于FPGA的AVS视频解码芯片验证平台设计

针对AVS视频解码芯片仿真和验证的要求,提出了基于FPGA的验证平台框架。该验证平台主要用于对AVS解码芯片进行硬件模块的验证,从而为整个视频解码芯片的开发提供可靠的依据。该平台基于Nios II软核处理器,可使软件模块和硬件模块在一个平台下真正实现软硬件协同工作。基于该平台实现了多个硬件模块和AVS视频解码芯片的验证,其结果证明了该验证平台的正确性和可靠性。     

基于NiosII软核的视频解码系统优化设计

研究了基于嵌入式Nios Ⅱ软核的MPEG-4视频解码系统的设计优化,以期提高便携式多媒体播放器视频解码的综合性能。提出了在可编程片上系统(System on a programmable chip,SOPC)中软硬件协同设计方案,通过研究二维离散余弦逆变换、运动补偿、颜色空间转换的硬件IP核优化设计与实现,构建基于Nios II软核软硬件协同设计的视频解码系统。以Altera型号EP2C35F672C8的FPGA为核心的SOPC系统测试结果表明,该系统在运行频率仅为100MHz下,测试码流的码率为1 593.90kb/s时,帧率可以达到35.20f/s,实现了MPEG-4的实时解码,从而使该SOPC软硬件协同设计实现了播放器的低功耗等高性能。     

基于SoC-FPGA的RISC-V处理器软硬件系统级平台

构建软硬件系统级原型平台是处理器设计硅前测试中必不可少的环节.为适应基于开放指令集RISC-V的开源处理器设计需求，简化现有基于FPGA的处理器系统级原型平台构建方法，提出了一套基于SoC-FPGA的处理器敏捷软硬件原型平台，以实现目标软硬件设计的快速部署与系统级原型高效评测.针对上述目标，发掘紧耦合SoC-FPGA器件的潜力，构建了一套RISC-V软核与ARM硬核（SoC侧）之间的信息交互机制.通过共享内存和虚拟核间中断等方法，可使目标RISC-V处理器灵活使用平台丰富的I/O外设资源，并充分利用硬核ARM处理器算力协同运行复杂软件系统.此外，为提升软硬件系统级平台的敏捷性，构建了灵活可配置的云上自动化开发框架.通过对平台上目标RISC-V软核处理器各方面的分析评估，验证了该平台可有效缩短系统级测试的迭代周期，提升RISC-V处理器软硬件原型评测效率.     

基于ARM平台的多媒体播放器的设计与实现

基于ARM平台设计了一个状态机控制的多媒体播放器系统，并进行了相应的性能优化，从而在资源受限的通用处理器上实现了软解码的高性能计算，完成了一个高性能、低功耗、低成本的嵌入式系统。     

基于WinCE平台的高清视频监控系统的实现

通过对高清视频监控的分析,在基于嵌入式的平台上,对前端高清网络摄像机的视频信息通过网络传输在终端的嵌入式服务器上通过IDE接口进行硬盘存储,并通过H.264的解码技术对视频流进行解码以实现视频信息在监控终端屏幕上的显示。     

德州仪器达芬奇技术为爱国者多媒体播放器提供芯动力

德州仪器（TI）与北京华旗资讯数码科技有限公司、北京时代飞腾科技有限公司三方共同宣布推出爱国者MV5920双核高清多媒体播放器,基于TI达芬奇技术的TMSS20DM6441处理器,其双核的架构可实现强大的性能,能给用户带来精彩的高清体验。     

基于多核处理器的高清内窥镜视频处理系统

设计一个基于TILE-Gx多核处理器的高清医用电子内窥镜视频处理系统。该系统支持2路1080p60高清视频输入输出,以及1路YCb Cr422格式高清视频的实时H.264编解码,利用现场可编程门阵列为高清视频数据提供输入输出接口,采用4片TILE-Gx多核处理器进行H.264编码解码运算,并使用1片TILE-Gx多核处理器完成系统控制、视频拼接和数据存储转发功能。实验结果表明,该系统的编解码性能满足医用内窥镜的高分辨率和实时性需求,图像质量达到了H.264的High Profile级别。     

双核SoC芯片扫描链测试设计与实现

针对芯片生产过程中可能引入短路和断路等制造缺陷的问题,实现了基于扫描链测试的双核SoC芯片可测性设计电路。根据双核SoC中DSP硬核、CPU软核特点采用不同的扫描链设计方案：利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口,在CPU软核和其它硬件逻辑中插入新的扫描链电路。扫描链测试支持固定型故障测试和时延相关故障测试。针对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试。采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6%,时延故障测试覆盖率可以达到84.9%,满足芯片测试覆盖率要求。