轻量级现场纠正的错误消除寄存器设计

针对时序错误实时检测和纠正技术中存在的检错成本和纠错性能问题,提出一种基于轻量级现场纠错技术的错误消除寄存器.错误消除寄存器采用自带的内部虚拟节点作为错误检测点,以无额外成本的方式实现时序错误的实时检测;基于观测到的高低电平信息,直接在寄存器内部进行错误纠正,通过仅增加4个额外晶体管的代价,完成即时的现场纠错.错误消除寄存器没有使用复杂的外置翻转探测电路进行错误检测,并且也没有使用额外的存储单元用于错误纠正,因此引入的额外面积和额外功耗极低.为评估错误消除寄存器的时序容错能力和电路效率提升能力,在中芯国际40nm工艺下将该寄存器集成到商用嵌入式处理器CK802中进行实验.实验结果表明,错误消除寄存器大幅度降低了容错处理器的面积成本和性能损失,相比现有技术,在同电压下有10.9%的性能提升,在同性能下有17.7%的功耗优化.     

基于门控时钟的片上网络路由单元低功耗设计

NoC（Network-on-Chip）已经逐渐代替片上总线互连,成为片上系统的解决方案,然而迅速增长的功耗将阻碍NoC的性能与发展.从NoC的核心部件路由单元入手,在研究了二维Mesh下片上网络路由单元的结构和门控时钟技术的基础上,对路由单元功耗最集中的输入端口采用了模块级门控时钟技术进行低功耗设计,通过利用软件判断控制门控使能信号来实现受控端口时钟的通断.在ModelSim SE PLUS 6.0环境下进行路由单元功能仿真,并通过Synopsys公司的Design Compiler工具给出综合结果,路由单元工作频率200MHz,动态功耗51.0457mW,降低了11.38%.     

基于FPGA双机容错系统的设计与实现

根据双机容错技术常用方案及特点,结合现场可编程逻门电路（FPGA）程的特性及相关技术,提出并实现了基于FPGA双机容错系统的设计方案.仲裁器机制根据双机工作的监测信号负责完成主备机切换功能.系统在实现过程中,利用FPGA内部时钟信号clk“同步化”异步信号,不但充分发挥了FPGA的内部资源,且避免了因信号毛刺可能产生的电路错误.仿真结果表明,该双机容错机制的设计方案能完成系统所需功能,可靠性较好.     

基于28nm工艺的CCOpt技术高效时钟树设计

为了设计合理高效的时钟树网络,对建立和保持时间约束以及时钟偏差进行分析,基于28 nm工艺设计了一款高速数字芯片,采用Innovus工具实施布局布线,在时钟树综合(CTS,clock tree synthesis)阶段采用CCOpt(clock concurrent optimization)技术,合理利用时钟偏差,同时优化时钟路径和逻辑路径,对时钟网络进行优化,并考察时钟树延时、时序和时钟网络功耗等指标。结果标明:与传统CTS技术相比,采用CCOpt技术时,最差时序违例和违例路径数量减少50%;布局布线时间减少2 h;芯片时钟网络内部互连功耗减少55%,泄漏功耗减少80%,有效提高了数字芯片的性能。     

针对多Agent的无线网络中数据协调方法研究

目的 针对传统无线网络系统中,上位机对接收到的末端节点数据无法判别正误,并且对错误数据无法协调等问题,设计一种快速、稳定的解决方法.方法 设计了基于多Agent技术的无线网络系统,建立了系统网络拓扑结构,给出系统的工作流程,定义了系统的通信协议,采用递推算法对采样数据进行定量分析,判定其正误;采用最小二乘法对错误数据进行数据拟合.结果 通过系统仿真,得出仿真图形,系统可以自主的对可疑数据进行纠错,纠错正确率达到98%以上,证明了该协调方法的有效性.结论 基于多Agent技术的无线网络系统具有智能性,对系统错误的数据快速、智能的协调方式为系统的实时性和稳定性提供了保证.     

新型时延可控时钟网络驱动器及其应用

传统的时钟偏差调整方法在应用于超深亚微米工艺时,由于流程各阶段时序一致性的降低会产生失效问题.为此,提出了一种可重构的时延可控时钟网络驱动器（DCCB）的物理设计.该设计可以通过内部结构的重新配置来改变CMOS管的连接方式、连接级数以及各级的驱动能力,从而获得不同的传输延时.利用此特性,基于电路版图时序分析,通过重构DCCB单元进行时钟偏差调整,优化时钟周期.实验结果表明,与传统方法相比,此方法对时钟周期的缩减比例提高了10%~17%,而芯片面积及功耗保持不变.     

基于功率耦合和检波的高强度聚焦超声驱动功率监测技术

为了实现易于集成到高强度聚焦超声(HIFU)系统中的驱动功率监测技术,通过监测驱动功率间接监测声功率,进而确保热消融的有效性和安全性,采用C5948双定向耦合器与AD8363均方根功率检波器,搭建驱动功率在线监测装置. 该装置包括功率耦合单元、功率检测单元和数据采集单元. 使用电压峰峰值为20~200 mV的不同频率的信号源,将该装置接入HIFU系统并测量入射功率、反射功率及实际加载功率. HIFU系统的现有功率监测方法主要有2种,即测量HIFU换能器电压、电流及其相位差和使用商用功率计,将这2种方法与所提出装置进行对比. 结果表明使用本装置测量入射功率和反射功率的误差低于10%,实际加载功率的测量误差低于5%,且误差来源于耦合器的方向性.     

基于卷积门控循环网络的齿轮箱故障诊断

为充分利用信号的时序相关性特征,增强模型对数据信息的全面挖掘能力,以进一步提高卷积神经网络(CNN)诊断精度,本文将CNN与善于处理数据时序相关性特征的门控循环单元(GRU)相结合,提出了一种新的齿轮箱故障诊断模型.CNN通过端对端的方式提取数据空间特征,并将提取的特征作为GRU的输入进一步提取时空特征,最后将GRU提...     

一种改进的基于时钟沿的单粒子翻转自检纠错方法

通过将数据与时钟的转变沿进行对比,检验其是否同步,设计了一种改进的基于时钟沿的单粒子翻转自检纠错电路结构,来实现数据翻转错误的检测和纠正。该电路在保持原有电路优点的同时,克服了原电路的不足,既可完成上升沿和下跳沿错误检测,又可以同时实现多位SEU错误的检测纠正。仿真和实际应用均表明,所提出的改进电路是一个有实用价值的检错纠错电路。     

一种无毛刺DLL型90°移相器设计

延时锁相环(delay look loop,DLL)型90°移相器广泛应用于双倍数据率同步动态存储器(double data rate synchronous dynamic random access memory,DDR SDRAM)中对时钟信号进行90°相移,实现数据双沿采样,以提高数据传输速率.数控延时线是DLL型90°移相器的重要组成部分.为解决传统数控延时线在延时调节过程中产生毛刺的问题,分析了传统数控延时线产生毛刺的原因,并提出一种结合锁存器和时钟门控单元的无毛刺数控延时线.引入锁存器和时钟门控使该无毛刺数控延时线的数字控制信号有序进行状态切换,达到抑制毛刺产生的目的.另外,将提出的无毛刺数控延时线应用于DLL型90°移相器中,成功消除了90°相移时钟的毛刺.设计采用SMIC 65 nm工艺来实现,供电电压为1.2 V,版图面积为0.018 mm~2,用HSPICE进行仿真,结果表明:该移相器的工作频率范围为217 MHz～1 GHz,工作在1 GHz时,功耗为2.8 mW;供电电压添加100 MHz 30 mV正弦波噪声时,90°相移时钟的抖动峰峰值和均方根值分别为17.77 ps和5.16 ps.而且,移相器在进行工艺、电压、温度(process-voltage-temperature,PVT)跟随调节过程中,输出的90°相移时钟可有效避免毛刺问题.     

一种针对SEU的同步纠错流水线设计

单粒子效应是星载计算机工作异常和发生故障的重要诱因之一,国内外多颗卫星曾遭受了单粒子效应的危害,造成巨大的经济损失.文章提出了一种同步纠错的流水线结构,对错误的检测与纠正进行了任务分解;当存在可纠正错误时,将纠正后的数据写入寄存器堆之后重启流水线.采用直接纠错流水线技术的Longtium-FT2容错处理器的抗辐射总剂量能力在采用普通商用加工工艺实现时达到了30 krad(Si).     

基于28 nm工艺数字芯片的时钟树设计

针对纳米级设计中时钟偏移大、时序不容易收敛等问题,提出了一种有效的时钟树综合(CTS)优化方案。以28 nm工艺的数字芯片为例,根据其时钟结构特点,将CTS过程分成两步完成。利用这种方法,采用Cadence公司的APR工具Encounter对数字模块进行时钟网络的设计;对分步CTS和传统CTS两种方法进行比较。结果表明:使用分步CTS的时钟偏移减小了52%,提高了时钟网络的性能,从而时序得到了很大的改善,芯片泄漏功耗也降低了45%。     

基于门控时钟的低功耗时序电路设计新方法

为了实现更优化的时序电路低功耗设计,提出一种新的基于门控时钟技术的低功耗时序电路设计方法,设计步骤为:由状态转换表或状态转换图作出各触发器的行为转换表及行为卡诺图;根据实际情况对电路中的冗余时钟进行封锁,综合考虑门控时钟方案在系统功耗上的收益和代价,当门控代价过高时,对冗余的时钟实行部分封锁,得到各触发器的冗余抑制信号;将前一步骤中的保持项改为无关项,作出各触发器的次态卡诺图,得到激励函数;由冗余抑制信号和激励函数画出电路图,并检验电路能否自启动.以8421二-十进制代码同步十进制加法计数器和三位扭环形计数器作为设计实例,经Hspice模拟与能耗分析证明,采用该方法设计的电路具有正确的逻辑功能,并能有效降低电路功耗,与已有方法设计的电路相比,能够节省更多的功耗或者提升电路性能.     

单兵定位导航系统数据融合方法研究

研究单兵定位导航系统的GPS导航信息与航位推算信息的数据融合方法,采用卡尔曼滤波技术设计了联合卡尔曼滤波器,给出联合滤波算法并仿真.该滤波器具有较高的系统容错性能,数据计算量小,但局部估计精度为常规水平.     

面向SDR应用的多核DSP低功耗设计

多核DSP已成为软件无线电技术(SDR)的重要组成部分,主要负责通信系统中的基带数字信号处理。通信系统对于功耗有严格要求,使得面向软件无线电应用的多核DSP低功耗研究变得越来越重要。根据基带数字信号的处理特点,设计了基于数据和任务驱动门控时钟的特殊指令及相关硬件功能部件。多核DSP通过执行特殊指令调用时钟控制单元,适时开启和关闭DSP核,从而降低多核DSP的功耗。针对目标多核DSP的实验表明,采用该设计方法能有效地降低多核DSP的平均功耗。     

一种具有容错能力的软件设计技术

介绍了软件容错的概念及目前常用的软件容错技术，提出了一种简单实用一定容错能力的“后台监测双层运行”的软件容错设计技术，并介绍了该技术在北京首都国际机场有关工程中的应用，最后分析讨论了该项技术的容错能力。     

多特征复杂零件的模块化设计

为了提高复杂零件的设计效率和交付速度,对基于特征分析的模块化设计方法进行了研究.首先,以含有多个特征单元的结构复杂的零件作为研究对象,对复杂零件的几何特征和拓扑结构进行分析,给出了各个特征单元之间的相关度;构建模糊树图表示特征单元之间的相关度信息,通过选择不同的阈值对模糊树图进行分割而得到多种模块划分方案.然后,将信息熵理论引入到模块划分方案系统中,以模块化方案设计复杂度最低为优化目标,建立数学评价模型.分析对比各个模块划分方案,得到最优模块划分方案.最后,以多轴转台的外环零件为例,验证了该模块划分方法在设计新的复杂零件上的便捷性.     

DT—100/C电压监测系统的研制

本文介绍一个集监测仪表、数据通讯及计算机软件为一体的DT-100/C电压监测系统。该系统从设计上保证了监测仪表的测量精度及时钟精度,有很高的抗干扰能力,又从功能上满足了电压监测的所有统计和数据存储要求。尤具创意的是,将电脑网络技术和现场仪表通过多种媒介构成完整的数据处理系统,提高了监测数据的准确性、可靠性和实用性。该系统通过了电力部无功成套质检中心及上海电力表计厂按DL500—92《电压监测仪订货技术条件》的全部试验,并在1995年华东电网科技大会上获得“1995年华东电网重点推广产品”称号。     

结构不确定Delta算子系统的鲁棒容错镇定

研究了圆形区域极点约束下Delta算子描述的不确定线性系统的鲁棒容错镇定问题.基于Riccati方程,导出了当Delta算子系统存在不确定性和执行器故障时,将闭环系统极点配置到指定圆盘内,确保系统鲁棒容错镇定的充分条件;运用线性矩阵不等式(Linear Matrcx Inequality,LMI)方法,对Delta算子不确定系统进行状态反馈设计,给出了系统在区域极点约束下鲁棒容错控制器存在的充分条件,并通过求解LMI得到鲁棒容错控制器的设计.通过数值仿真验证了该方法的有效性.     

高速A/D转换器的数字电路设计

介绍用于高速高分辨率流水线结构的模数转换器的数字电路.该数字电路包括时钟发生器和数字校正电路.时钟发生器产生采用的是两路延迟单元负反馈得到;数字校正电路采用改进的流水线操作方式,以期达到减少延迟单元,节省硬件功耗,降低误差操作.该数字电路在0.6μmCMOS工艺中能满足高速ADC的时序要求,并对各级输出的数据在同步时钟的控制下进行加法运算,最终将输入的模拟信号转换成数字信号输出.