一种压控型正交信号发生器设计

低频正交信号发生器在传感器频率特性测试中有着广泛的应用.叙述了一种简易的压控型低 频正交信号发生器的设计方案.电路主要由模拟运算放大器、模拟开关和数字触发器组成.采用三 路相同的积分器电路与数字分相电路组合来产生压控振荡器和两路相位相差90°的三角波信号, 利用三角波-正弦波转换电路实现正交信号输出.两路正交信号再按不同比例相互叠加产生移相 信号输出.介绍了各单元电路的工作原理, 并给出了具体电路和实验波形图.     

可编程数字化任意波形及任意相移的函数发生器

提出了一种数字化函数发生器,该电路是由数字化可编程时钟,相移控制计数器,EPROM和DAC等组成的可产生任意波形,任意相移的函数发生器,此电路产生两个波形输出,由同一个时钟驱动,其中相移输出由数字化设置控制。改变控制的设置量可以产生精度在0.1Hz～20kHz的任意函数波形和相移,进而分析了电路的工作原理,电路设计,并给出了正弦波函数发生器的应用实例。     

一种具有延迟校准功能的可编程多相位时钟电路

基于延迟锁相环原理,提出了一种新型的具有延迟校准功能的可编程多相位时钟电路,能为工作在80MHz的电荷耦合器件信号处理器提供精度高达390ps的时序信号．将主时钟的单周期等分为32份,通过可编程相位组合电路,产生相位及占空比可调的信号,能满足不同电荷耦合器件所需的最优工作时序．传统的延迟锁相环结构随着延迟单元的增加,延迟单元之间不匹配愈加明显,导致输出相位偏离理想位置．引入延迟校准电路可以显著降低相位之间的误差,校准后的多相位时钟信号接入可编程相位组合器进行选择组合,产生所需的高精度时序信号．基于SMIC 0.18μm 3.3V CMOS工艺完成设计,在80MHz主时钟下的后仿真结果表明：电路可产生占空比范围为2％～98％的输出时钟,校准后的延迟误差小于5ps,边到边抖动为 1.14ps,有效地保证了相位精度．     

一种用于高速D/A转换器的1.6 Gbit/s同步电路

针对GHz采样的D/A转换器(DAC)设计及系统要求,提出了一种新型的高速同步电路.该同步电路引入高速动态比较器和触发器做低电压差分信号(LVDS)的数据接收电路,降低了功耗,实现简单;然后利用低抖动模拟延迟锁相环和数字相位检测电路选择准确的同步时钟信号,提高了同步电路工作频率范围.基于SMIC 0.18μm1.8 V CMOS工艺的仿真和测试结果显示,同步电路工作的时钟频率范围覆盖250~800 MHz,支持的数据率从500Mbit·s-1~1.6 Gbit·s-1,能用于GHz采样频率的DAC核和外部LVDS发送器接口数据的同步.     

一种实用的双相时钟电路的设计

本文比较了几种双相时钟电路,提出了一种满足高速数模和模数转换电路中的双相时钟电路,该电路既能满足时钟信号边沿的震动要小(低jitter),又能满足输出不同时为低电平的特点。从仿真结果看该电路可以很好的满足设计要求。     

基于数字化技术的高速串行接收器设计

基于数字化模拟电路设计技术和自适应动态反馈方法设计了一个高速串行接收器,包含采样放大器、时钟发生电路、匹配电阻电路.后两者的精度直接决定了接收器性能.采用TSMC的CMOS 0.25μm混合信号模型,在Cadence软件环境下用spectre仿真器进行模拟.结果表明,时钟发生电路输出的五相时钟间隔0.416 ns,抖动35 ps,锁定时间1.8 μs;匹配电阻阻值波动在44.3～45.6 Ω,稳定时间6μs,平均误差±1.45%,最大误差1.56%.联调后整个接收器电路具有接收480 Mbps高速串行数据的能力.     

用本原多项式提高扩频码速率的探讨

鉴于器件的限制,扩频码的码速提高不能单纯依赖时钟的提高来解决,利用线性反馈移位寄存器(LFSR)的特征方程和m序列抽样原理,提出了将传统m序列扩频发生器的码速率提高倍的方法．该方法实现上不依赖于时钟的提高,只需通过在一个时钟周期内使寄存器单元状态发生跳变,同时对个单元遍历输出来实现．提出的方法可进一步推广到满足一定条件的非本原不可约多项式上,为一些基于非本原不可约多项式的高速线性码的产生提供了一个方案．     

对数自动增益控制环路全数字实现

给出一种基于现场可编程门阵列（FPGA）的全数字实现对数模型自动增益控制器（AGC）的构架.该构架中的增益调整电路主要由平方包络检测器、基于坐标旋转数字计算（CORDIC）迭代结构的高效超越函数处理器、基于数字无限冲击响应（IIR）的环路积分器和参数可配置的控制逻辑发生器组成.包络检测器只要用阶数很低的有限冲击响应（FIR）滤波器就可以满足滤波性能.采用对称系数的转置型结构使得滤波器的乘法器个数降低一半.数字无限长冲激响应滤波器IIR逼近模拟积分器,通过简单近似处理得到一个结构和实现非常简单的数字积分器.基于CORDIC迭代的超越函数处理器可以很方便地实现对数转换器,该结构采用迭代算法可以输出任意精度的结果,并且容易实现电路资源和电路速度的折中,避免了传统算法对存储器要求高的缺点.采用全并行的流水结构使得电路最高工作时钟可达206 MHz.最后给出基于FPGA器件的设计结果和硬件仿真,实验结果和理论分析完全吻合.     

基于 DDWS 的复杂波形信号发生器实现

针对现有信号发生器具有的宽频带复杂波形合成能力弱、建立时间长的问题,提出了一种以软件无线电平台为基础、基于DDWS技术的实现方案。该方案采用高性能DDS单元实现捷变频时钟;采用大容量高速FPGA实现序列合成技术;采用嵌入式处理器实现基于素材波形的合成算法。实验结果表明,该方法波形建立速度较快,并有效提高了信号发生器的复杂波形和任意波形合成能力。     

一种用于UHF RFID标签的高稳定度时钟电路

设计了一种用于无源超高频射频识别标签芯片的时钟生成电路.在传统弛豫振荡器的基础上设置相位控制电容和相关校准电路,使输出时钟频率与工作电压和偏置电流不相关,抑制了电源的波动和偏差所引起的时钟抖动,保证了时钟频率的稳定性.同时,利用正负两种温度系数的电阻的温度补偿作用及相应的校准控制,实现了当温度在较大范围变化时时钟的周期稳定性.该电路在TSMC 0.18μm工艺下流片.测试结果显示,该方法可以获得更大的时钟校准范围和更高的输出时钟精度,电路功耗0.86μW,适合无源芯片的使用.