LDPC码与RS码的联合迭代译码

针对LDPC码与RS码的串行级联结构,提出了一种基于Chase的联合迭代译码方法。软入软出的RS译码器与LDPC译码器之间经过多次信息传递,性能可以逼近最大似然译码。模拟结果显示:AWGN信道下这种基于Chase的RS码与LDPC码的联合迭代译码方案可以获得约0．5 dB的增益。     

码率兼容LDPC码的构造方法

采用LDPC码编码校验矩阵的构造方法构造的编码校验矩阵,可以生成一系列性能优异的码率兼容子码.根据删除LDPC码译码恢复的特点,依次构造各级可恢复节点对应的子校验矩阵,然后根据剩余节点度对编码校验矩阵进行PEG扩展,得到适合删除的LDPC码校验矩阵.仿真结果表明,新方法构造的LDPC码比其他方法构造的LDPC码有更好的码字删除性能,并且删除子码可以获得更高的码率.     

针对特定LDPC码的多子译码器并行组合译码方法

对于分组纠错码的译码,由多个子译码器构建的并行译码系统比单译码器系统有较大的性能提升,但是可实现并行译码处理的子译码器的构造却是一个挑战性难题。为此,该文提出一种针对特定LDPC码的适于BP译码算法运用的多子译码器并行组合译码方法。该方法针对基于本原多项式构造的一类LDPC码的译码尤其有效,其特点是:各个子译码器所依赖的校验矩阵由基础校验矩阵的恰当循环移位获得,而循环移位量的恰当选择则依赖了m序列(唯一对应于本原多项式)的采样特性;各个子BP处理过程的迭代次数设置为其校验矩阵最短环长的一半,由此可消除短环对BP译码性能的影响;各子BP处理模块输出的信息比特外信息再经过基础译码模块处理后与并行配置的基础译码输出,一并进行最大似然判决处理并获得译码输出。该方法的仿真结果显示,在误码率为10?5且多子译码器并行组合译码方法在设置5个子译码模块时,其译码性能比原单译码器译码方法高约0.4 dB。     

差分空时频码字的快速译码方法

最大似然(ML)检测的差分空时频码的传统译码方法的译码复杂度随着星座图点数以及发送信息符号数的增加而迅速增加．对星座图进行划分,提出了一种差分空时频码字的快速译码方法．该方法可以获得与传统ML译码方法相近的性能,即都获得了最大空间-多径分集增益,而译码复杂度却大大降低．仿真分析结果证明了该快速译码算法的高效性．     

基于马尔可夫的LDPC码围长检测研究

LDPC码是目前最好的信道编码技术之一,由于其校验矩阵中存在短环,采用和积等迭代译码算法时将会降低译码性能.因此,围长是目前设计LDPC码的一个很重要的方面,检测与消除短环已成为提高LDPC码译码性能的重要措施.在基于校验矩阵的环路检测定理基础上,根据马氏链的特点和最大熵原理,将校验矩阵转化为转移概率矩阵,给出了一种基于转移概率矩阵的围长检测方法,在理论上给予证明,且进行了仿真,结果表明该方法对不同的校验矩阵具有很好的围长检测效果,且能对其状态进行分类判别.     

基于PEG算法的LDPC线性时间编码

引入PEG(Progressive-edge-growth)算法来构造适合线性时间编码的LDPC校验矩阵,译码时采用简化最小和Min-Sum译码算法实现简化译码.仿真结果表明,该方法能够构造适合LDPC码的线性时间编码的下三角校验矩阵H,并且用此方法构造的LDPC码性能非常接近原来PEG算法构造的LDPC码.同时通过采用最小和Min-Sum算法降低译码复杂度.     

一种新的旋转LDPC码编码/译码算法

π-旋转LDPC码结构规则易于硬件实现,并且存储量较少.给出一种新的π-旋转LDPC码规则化构造方法.该方法仅仅存储少量索引值(数量少于码长),即可确定校验矩阵H,并且易于码率调整和改变码长.同时给出一种运算量较少、直接根据索引值即可进行编码的算法.采用二维数组存储校验节点和变量节点之间的置信信息,并给出和积译码算法.仿真结果表明,该构造方法确定的码字同通过复杂方法随机构造出来的码字性能接近.     

关于二元线性分组码的快速译码

Ｐｌｅｓｓ提出了由于ＧＦ（４）上的（６，３，４）线性分组码构造二元（２４，１２，８）Ｇｏｌａｙ码的投影方法，并据此给出了二元Ｇｏｌａｙ码的快速译码算法，Ｖａｒｄｙ和Ｂｅ＇ｅｒｙ又利用四元（６，３，４）码的码字与二元（２４，１２，８）Ｇｏｌａｙ码的码字间的投影关系提出了到目前为止最有效的Ｇｏｌａｙ码的最大似然软判决译码算法。     

瑞利衰落信道Turbo码的精确性能上限

研究了慢变频率非选择性瑞利衰落信道下Turbo码的性能。采用修正的欧几里德距离量度和信道状态信息进行最大似然译码的Turbo译码器,推导出完全交织瑞利衰落信道基于联合限和码字重量分布的性能上限,为瑞利衰落信道下Turbo码的设计提供一个有效的分析工具。     

多元LDPC码的动态扩展最小和译码算法

多元LDPC码采用扩展最小和(EMS)算法进行译码时,若消息向量长度取值过小,则性能相对其采用多元和积算法(QSPA)有很大损失．针对该问题,提出了一种动态扩展最小和(D-EMS)译码算法．首先,基于Monte Carlo方法研究了消息向量中有效似然值在各GF(q)符号间的分布,得出随着译码迭代次数的增加,有效似然值逐渐集中于少部分符号．因此,D-EMS译码算法先将消息向量长度设为n_m1,一定迭代次数后再将其截短为n_m2,这样译码复杂度可得到有效降低．同时,为了降低译码器实数比较运算复杂度,D-EMS算法校验节点基本步骤采用检泡(BC)算法．复杂度分析和仿真结果表明,在合理的参数设置下,D-EMS算法在有效降低EMS算法译码复杂度的同时,其性能在AWGN和Rayleigh衰落信道下均逼近相应EMS算法,因此可有效应用于基于多元LDPC码的实际通信系统．     

新的高效LDPC码的译码方法

对于LDPC码的译码算法——和积算法,提出了一种新的基于差分的译码算法,其主要思想是：在LDPC码的二部图上所传递的消息是概率的差分值,而对于校验节点和消息节点的更新都是在特定的加法域中进行. 针对校验节点的更新,还可以选择若干个绝对值最小的差分值进行运算,以进一步降低复杂度. 与传统的基于对数似然比的译码方法相比,新算法的计算复杂度有很大降低,而译码性能和收敛速度没有明显损失.     

Information Geometry and Low Density Parity Check Codes

The application of information geometry in the low density parity check (LDPC) codes based on the work of Ikeda and Amari is considered. The method is to turn the decoding process into the change of the parameter. When the LDPC decoding procedure converges, both the convergent probability distribution and the true probability distribution belong to the same submanifold, but this does not mean they are equimarginal, that points out the origin of the decoding error.     

快速傅立叶变换在多进制LDPC码译码中的应用

快速傅立叶变换的引入使得多元LDPC(低密度奇偶校验)码的译码复杂度大大降低。然而,其内在原理却并没有得到很好的解释。基于两个独立随机变量和的概率质量函数计算,本文对快速傅立叶变换在多元LDPC码译码中的应用给出了一种简单且清晰的解释。     

LDPC码串行译码策略的收敛速度分析

基于校验节点分组的LDPC码串行译码策略具有很高的收敛速度,但当分组数过多,并行度过低时译码时延很大．针对此问题,利用外信息转移(EXIT)图技术找到收敛速度和译码时延的平衡点．首先推导不同分组数下串行译码策略的EXIT函数,然后通过比较函数对应的EXIT曲线估计出在不牺牲收敛速度的前提下该策略能达到的最大并行度．仿真结果验证了EXIT图分析的正确性．     

提高多址接入性能的功率与LDPC码的优化设计

为了逼近多址接入信道的容量限,对功率与低密度校验阵（LDPC）码的度分布进行了优化. 基于互信息最大化准则设计了功率分配算法,并得出分配方案,利用高斯近似来近似取得因子图上消息的概率密度函数,得到功率分配条件下优化的LDPC码的度分布. 采用迭代的检测与译码算法进行多址干扰的消除. 仿真结果表明,经功率和LDPC 码优化后的误码性能在误码率为10-5时比等功率只优化LDPC 码度分布时的性能提升了16dB.     

串行级联LDPC码

文章主要讨论一类低编码复杂度的非规则LDPC码设计问题。该类LDPC码综合了LDPC码和级联码的特点，不仅编码算法简单，而且有了固定的码结构。在AWGN信道下，使用和积译码算法对其性能进行仿真实验，证明了该方法不仅降低了编码复杂度，而且有着非常好的性能。     

LDPC码及其在野战无线通信中的应用展望

文章介绍了LDPC码的基本原理，主要包括其编码结构，可信传播迭代译码算法和基本性能；并简单的对LDPC码和turbo码进行了比较，分析了LDPC码在野战无线通信中的应用。     

采用EMS算法的多元LDPC译码器的FPGA实现

针对多元低密度奇偶校验码(LDPC)译码器的资源消耗过大问题,设计了一种采用扩展最小和算法的低资源需求的多元LDPC译码器.采用以块为单位对信息进行迭代更新和Flooding传递调度策略的结构.为降低译码器的存储资源和逻辑资源,首先减小传递信息的深度,将变量节点更新和校验节点更新进行联合设计.同时,利用迭代时间差对变量节点更新和校验节点信息所需的资源进行复用.在具体实现中,对一个GF(64)域上码长为1044bit的非规则多元LDPC码,采用Xilinx公司XC4VLX60的现场可编程逻辑门阵列(FPGA)芯片设计了译码器.与现有文献相比,所提出的译码器结构可节约54%的存储资源和逻辑资源,且提高了译码速度和吞吐量.     

一类广义RA码的优化设计方法

由重复器、交织器、组合器和广义累加器组成的广义系统RA码,采用低密度奇偶校验码(LDPC码)的置信传播译码时,码性能受稀疏校验矩阵的小环影响大,而稀疏校验矩阵由编码器的结构决定。该文根据置信传播译码的无环要求,通过重复器、交织器、组合器和广义累加器的联合优化设计,给出了无4环的广义RA码的奇偶校验矩阵设计方法。研究结果显示,该方法实现简单,实用性强,设计的广义RA码编码增益大。