嵌入式Flash读取加速技术及实现

为了解决低成本和低功耗应用中的嵌入式Flash读取速度问题,提出多种基于缓存结构的嵌入式Flash读取加速技术及实现,包括低频快速访问技术、回填隐藏技术和改进型关键字优先预取策略,以及具有自适应预取功能的缓存锁定技术、预查找技术等,在提高Flash读取性能的同时,保持较低的功耗.仿真实验证明:在占用资源(缓存容量)较少,频率较低(用于部分低功耗应用)的环境下,这些技术的应用使加速控制器的加速性能与传统的2路组相联缓存相比得到了明显的提升,同时加速控制器中读加速单元的动态功耗与传统2路组相联缓存相比显著降低     

一种基于Cache机制的低功耗Flash控制器设计

为降低消费类电子产品中嵌入式Flash的读取功耗,设计了一种基于Cache机制的Flash控制器。将Cache机制引入Flash控制器中,运用控制变量的方法,分析了容量、关联度和行长与Cache命中率、微控制器功耗的关系,给出了Cache相应的参数。结果表明,容量选择1024字节、关联度和行长选择4字/1路模式时,Cache具有较高命中率,微控制器功耗的优化效果最为明显。     

基于高速缓存资源共享的TLB设计方法

针对嵌入式处理器中旁路转换缓冲（TLB）功耗和面积显著的问题,提出一种共享高速缓存硬件资源的低功耗TLB设计方法,消除了传统方法中TLB存储器的硬件资源及静态功耗.该方法通过设立两级TLB低功耗架构和缓存地址映射表,有效减少TLB的访问次数,降低了功耗;利用高速缓存的结构特性动态扩展TLB表项,扩大对物理内存的映射范围,提升TLB命中率.进一步提出了一种复用缓存替换策略的TLB表项的编码加锁方法,减少页面抖动,缓和TLB表项与指令、数据的资源冲突.实验结果表明:与传统的TLB设计相比,应用本方法的嵌入式处理器的功耗下降28.11%,面积减少21.58%.     

基于历史链接关系的指令高速缓存低功耗方法

针对现代嵌入式处理器中指令高速缓存功耗显著的问题,提出一种基于Cache行间访问历史链接关系的指令高速缓存低功耗方法.通过创建独立可配置的顺序及跳转链接表项,利用链接表项中缓存的历史信息,消除Cache行间访问时对标志位存储器和冗余路数据存储器的访问功耗.进一步提出可复用的链接状态单元,克服了传统方法中由于缓存缺失引起的清空和重建链接表项的缺陷,显著降低了指令高速缓存访问功耗.实验表明,与传统指令高速缓存相比,本方法在取指单元面积仅增加1.35%的情况下,可平均减少标志位存储器访问次数96.38%.     

近阈值非预充静态随机存储器

为了降低静态随机存储器在处理声音和视频数据时的功耗,提出一款新型的非预充单元．相比常规6管和8管单元,其读操作消除了预充机制,抑制了无效的翻转,因此功耗得到显著优化．本单元通过多阈值技术,在保证低电压区域读噪声容限的同时也加强了数据读出的能力．而且通过引入切断反馈环的机制,有效地提升了单元写能力．此外,在存储阵列中应用半斯密特反相器,大幅地提升了静态随机存储器读操作的性能．基于SMIC 130nm工艺,分别实现容量为6kbit的非预充和常规8管静态随机存储器测试芯片．测试和仿真数据表明,这种新型存储器相比常规8管存储器在功耗的抑制上具有显著优势,可以作为低功耗应用的良好选择．     

利用XY坐标实现GPU缓存索引分布在帧缓冲区上的漫射

针对为CPU设计的缓存索引映射技术会导致严重的缓存冲突缺失问题,本文提出了一种全新的基于像素XY坐标进行索引计算的XY型缓存索引映射技术。该方法可以在帧缓冲区上获得缓存行索引分布的良好漫射,并且能完全避免不同帧解像度的不良影响。实验结果表明,XY型缓存索引映射技术可使缓存缺失率最大降低82%。采用该技术的直接映射缓存或2-way组相联缓存的缺失率接近全相联缓存,这有助于降低缓存设计复杂度与缓存功耗。     

多层图像叠加处理的低功耗自适应流水线设计

针对多层图像叠加处理技术的特点,提出低功耗自适应流水线及片上缓存架构,支持ITU-R BT.601和ITU-R BT.709标准下RGB和YCbCr格式的4层图像叠加显示.该架构根据各层图像格式,自适应调整流水线及各级逻辑工作状态以提高能效比.采用双向可控环形缓存,减少由于缓存状态导致的流水线停顿,保证流水线顺畅工作.采用像素选择性读取、色度空间转换(CSC)自适应等技术进一步降低功耗.实验结果表明:与其他相关设计相比,提出的流水线架构能够取得较好的处理效率和资源消耗比,在SMIC90工艺下硬件资源代价为136000门,工作频率达到150 MHz,能够满足3路1080p@30帧/s图像的实时叠加处理,最低动态功耗达到0.065mW.     

基于缓存及预取技术的大型数据库查询优化研究

以大型数据库应用为背景,基于多Agent技术,构建了一个分布式数据库访问平台,重点研究了分布式环境下的语义缓存及相应的预取技术,实验表明,该方案对海量数据的统计查询性能有显著提高.     

Internet存取性能优化的推测预取算法设计

缓存技术和推测预取技术可用于提高网络访问响应速度。在对性能改进的理论分析后,设计了一个基于性能模型的推测预取存取算法(SKP),并对算法作了改进,达到存取时间改进的最大化。仿真表明算法的存取改进效果较明显。     

基于邻行链接访问的低功耗指令高速缓存

通过分析高速缓存访问的局部性原理,提出当前高速缓存访问行与若干紧邻行链接访问的低功耗指令缓存访问方法.该方法能够在发生相对跳转时依托于相邻行之间的访问链接信息,精确获得跳转目标行的路访问信息,减少对高速缓存标志存储器的访问,达到降低动态功耗的目的.在高速缓存行发生替换时,仅需检测并清除被替换行相邻范围内的若干缓存行的链接信息,从而实现链接关系的正确性.与基于路记忆访问的高速缓存器相比,应用该方法的高速缓存器的动态功耗可以平均减少6%.     

基于指令回收的低功耗循环分支折合技术

在分析循环分支特性的基础上,提出一种基于过期指令回收的高性能低功耗循环分支折合方法.该方法通过复用指令缓冲区硬件资源实现指令回收区.在循环分支折合过程中,循环体指令直接从回收区送入流水线,降低了分支延时,消除了指令高速缓存访问.通过自适应调整回收窗口宽度,可使有限的指令缓冲区硬件资源同时满足指令缓冲与指令回收的双重需求.当投机折合进入预测盲区时关闭分支预测存储器,从而降低投机折合的动态功耗.实验数据表明,与传统循环分支折合技术相比,应用本方法的嵌入式处理器总体性能平均提升5.03%,取指单元动态功耗下降22.10%.     

基于DBL结构的嵌入式64kb SRAM的低功耗设计

针对嵌入式系统的低功耗要求,采用位线分割结构和存储阵列分块译码结构,完成了64kb低功耗SRAM模块的设计．与一般布局的存储器相比,采用这两种技术使存储器的功耗降低了43%,而面积仅增加了18%．     

片上网络路由算法的性能研究

在Turn Model模型的基础上,分析基于2DMesh结构的路由算法的性能.通过片上网络（NoC）模拟仿真实验平台NIRGAM,仿真路由算法在片上网络的延时性能.通过对路由算法影响功耗的综合分析,提出XY-YX路由算法是延时和低功耗性能表现都良好的NoC路由算法.     

基于LoRa的有源电子标签低功耗模型研究

针对有源电子标签的功耗大和寿命短等问题,提出了一种基于远距离(Long Range, LoRa)标准和帧时隙ALOHA(Frame Slot ALOHA)算法的低功耗有源电子标签设计方案。首先,为实现低功耗的性能要求,在标签中引入预唤醒命令,并通过对预唤醒、唤醒周期中休眠和侦听时间的调整,进一步降低了标签的功耗。其次,采用帧时隙ALOHA算法以缓解标签在选择时隙中的碰撞问题。实际测试结果表明,加入预唤醒命令后,标签的理想侦听时间降低为4 ms,且休眠时长增加,能够满足延长标签工作寿命的实际要求。     

并行传输编码缓存问题研究

基于提高网络传输的效率并得到更好的低延迟效果的目的，缓存技术应运而生。不同于传统缓存技术，编码缓存技术通过巧妙创造多播机会，使得服务器的一次广播传输能够同时满足多个用户的不同需求，从而得到全局缓存增益。考虑一个并行传输的编码缓存网络，其中服务器可以向所有用户广播消息，同时，用户之间也可以互发信息。提出了一种非编码预存储的编码缓存方案，该方案可分为三个阶段：预缓存阶段、分配阶段和交付阶段，通过向服务器和用户网络预先分配不同的工作量来获得最佳的传输延迟。仿真结果表明，所提并行传输缓存交付方案相比于单独进行服务器多播传输或单独进行D2D网络节点之间的传输，具备更好的实现效果。同时，所提方案在考虑两种不同信道的传输能力差距后，得到了比忽略信道传输能力时更好的实现效果。最后，证明了在非编码预存储的情况下，所提出的并行传输缓存交付方案在服务器广播信道与D2D网络传输信道的信道容量相同且用户缓存资源充足时的最优性。     

全球效率最高的WCDMA功率放大器

领先的无线及宽带解决方案供应商ANADIGICS公司推出其第三代低功耗高效率（HELP3^TM）宽带码分多址（WCDMA）功率放大器（PA）。该WCDMA功率放大器具有业界最低的功耗，能完全满足高速下行分组接入（HSDPA）的要求，在延长电池寿命的同时，实现超高速的多媒体接入。该WCDMA全系列功率放大器对功耗和受空间影响的3G设备进行了优化，包括手机、智能手机、数据卡和嵌入式笔记本应用等设备。     

支持程序无缝切换的高性能硬件堆栈

针对函数调用中上下文切换产生的性能损失,提出一种支持程序无缝切换的嵌入式处理器高性能硬件堆栈.高性能硬件堆栈包括数据栈和返回栈,采用动态可重构的两级缓存机制,消除程序切换的性能开销.数据栈实现单周期多数据压栈/出栈,隐藏程序切换中的堆栈操作;返回栈实现指令超前预取,消除程序返回时流水线气泡.数据栈与返回栈分别复用数据和指令高速暂存器,实现用户可重构的二级缓存.实验结果显示：本方法平均提升性能10%以上,功耗降低2%.     

基于部分簇能量互补逻辑的MRF电路设计

功耗是电路设计的关键性问题之一,低功耗下的稳定性问题逐渐成为电路设计的热点和挑战,基于马尔科夫随机场（MRF）的低功耗设计从能量的角度出发有效地解决了电路的容错问题,但是其单逻辑的单元结构面积和复杂度制约了该技术在大规模集成电路的应用。该文提出了一种基于部分簇能量的MRF电路设计方法（PMRF）,并结合互补逻辑的特点来实现多逻辑结构,面积共享的同时一方面补偿由于部分簇能量带来的性能损失,一方面化简马氏随机场电路设计在较大规模电路设计中的面积和复杂度瓶颈问题。对比传统MRF电路设计,该文用PMRF方法设计了超前进位加法器结构,在低功耗仿真中具有20%的性能提升,并在65 nm TSMC版图实现后取得29%的面积节约和86%的功耗节约。     

面向嵌入式应用的内存管理单元设计

提出了一种面向嵌入式应用的内存管理单元(MMU)的全综合设计结构，其地址转译缓存(TLB)采用多级结构，包括第一级分离的组相联微指令μITLB和微数据μDTLB及第二级统一的全相联JTLB.第一级μITLB和μDTLB表项少且组相联，查询速度快；第二级JTLB可采用多周期查询方式，易于高速综合实现.选取Mibench测试基准集中的部分典型应用，通过嵌入式片上系统(SoC)设计样例，验证了该MMU结构的应用适应性.SoC设计实验结果表明，多级TLB结构MMU的系统性能与单级全相联结构最大仅相差3.8%.将设计的MMU集成在自主开发的高端32-bit嵌入式芯核CK520中，在0.18 μm 6层金属工艺最差工作条件下，处理器的时钟频率达到230 MHz以上，面积仅增加了7.6%.     

基于预编码的MIMO系统的半盲估计

通过时域预编码来克服MUI,采用纯盲估计算法结合短的传统训练序列来进行信道估计。提出了一种应用于MIMO-OFDM系统的基于时域预编码算法的半盲信道估计方案,该方案能够克服多路传输中用户间干扰(MUI)和提高频带的利用率,其预编码算法在低信噪比下优于传统的频域ZF预编码算法的性能,同时该算法具有较低复杂度,易于实现。理论分析和性能仿真均证明了上述特点。