基于μC/OS-Ⅱ软/硬件任务管理的可重构系统实现

该文设计了一种基于全新体系架构的软/硬件任务管理的局部动态可重构嵌入式系统,并在该系统上移植了实时操作系统μC/OS-II,实现了单芯片上软/硬件任务管理的动态部分可重构系统.实验结果表明,硬件任务可以和软件任务一样灵活的实时调度运行,相比于传统的硬件固定系统,资源利用率节约了50%以上,而相比于传统的软件处理器,执行...     

一种可局部动态实时重构的演化硬件平台

为实现演化硬件能随外部环境的变化而自适应地改变芯片内部硬件结构的功能,设计了一种基于可编程片上系统的演化硬件平台。首先,该平台克服了商用FPGA的重构系统对演化硬件支持不足的问题,可以进行局部动态实时重构,且重构速度达到了1 600 Mbps。其次,该平台中的重构颗粒度可以灵活设计,避免了FPGA中重构粒度太细,电路染色体长度过长引起演化算法搜索时间过久的问题。最后,在EP2C50芯片上实现了该平台,并利用改进的遗传算法在该平台上进行了4种实际电路的演化实验。实验结果表明,规模为100的种群每演化一代的耗时约为0.07 s,验证了该平台进行硬件演化的有效性。     

一种用于实时图像处理的众核结构设计

基于数据流模型和硬件可重构技术,提出了一种面向图像处理应用的可重构的多模式众核处理器结构.处理器采用了可扩展的层次化阵列结构,分布式共享存储和带硬件握手的近邻互连,可以分区并发实现多种并行模式,并克服了传统处理器实现数据流计算的低效性;基于VC++开发了集成仿真平台,用于对结构性能和指令性能的仿真验证,并在现场可编程门阵列上实现了包含64个处理单元的所提结构.仿真结果表明,所提结构实现了超过图形处理单元的性能以及接近专用集成电路的数据吞吐量.     

硬件进化(EHW)的研究与进展

硬件进化(EHW:Evolvable Hardware)是20世纪90年代初发展起来的一门新兴的交叉学科.EHW背后蕴涵的关键动机之一是在可重构硬件平台上模拟自然进化的过程.近几年的研究进展表明:EHW为硬件设计自动化、并最终实现硬件自组织、自适应和自修复开辟了一条新途径,为自然科学与工程技术的结合描绘了迷人的前景,开创了一门新的学科--进化电子学.开展EHW的理论与技术研究具有巨大的实用价值和重大的理论意义,一旦EHW得到充分实现,它将开辟进化工程这一具有重大价值和广阔应用前景的新兴产业,特别是在工业、航空航天以及军事上的巨大应用潜力.     

基于EAPR的动态部分可重构系统研究及实现

该文采用最新的基于EAPR的动态部分重构的方法,利用IP核构建片上系统的思想,设计出PowerPC405加FPGA的硬件平台设计可重构系统,FPGA采用CompactFlash配置方式,由硬核处理器PPC405控制内部配置访问接口实现动态部分可重构.该设计实现了硬件资源的时分复用,提高了FPGA的利用率,缩短了重配置时...     

采用输入输出分解的分区分段演化机制

针对演化硬件的可扩展性问题,提出了基于输入输出分解的分区分段并行在线演化机制,用于演化组合逻辑电路。依据输入输出分解策略,将原电路分解为多个具有较少输入、输出的子电路,并对各子电路单独分配进化区域,实现各子电路的并行演化;某些子电路演化完毕,其对应进化区域即可用于其他任何未演化完毕子电路的并行演化;所有子电路均演化成功后,将其进行整合得到顶层电路。在Xilinx Virtex-5 FX构建的自演化系统上,以加法器电路、乘法器电路和部分MCNC基准电路为例进行了验证。结果表明:相对于经典演化方法,该方法可以大大减少演化时间,进化出多达21个输入的组合电路。     

支持双向布线结构的一种半定制PLC设计方法

提出一种新的可编程逻辑核设计方法,该方法采用结构化的方式进行电路硬件描述,采取模块复用的方法减少代码编写工作量,通过半定制的后端流程得到可编程逻辑核版图.与传统的“软核”设计方法相比,新方法避开了综合步骤,解决了“组合逻辑环”的问题,可以实现主流的双向结构的可编程逻辑核,且版图面积减少了50％左右.用所提出的方法设计的...     

一种基于FPGA的温度控制电路测量系统

为了有效快捷的测量温度控制电路的性能,设计了一种温度控制电路测量系统.该系统以FPGA为主处理器,NIOSⅡ内核作为系统控制单元,由自定义的FPGA功能模块和SOPC片上系统并辅以适当的软、硬件资源完成整个测量系统.设计实现了被测电路供电电压/电流监控电路、时间基准脉冲信号产生电路、温度基准电路等.利用NIOSⅡ技术开发的系统使外围硬件电路结构简单、性能更稳定可靠,并且可以灵活地实现定制应用.实验结果表明,该系统能够很好地完成温度控制电路的测量,测量系统的精度在±0.5℃内.     

基于NiosⅡ的串口通信在解算芯片中的应用

该文介绍了串口通信标准,提出了基于NIOSⅡ嵌入式软核处理器的串口通信设计方案,重点研究基于NIOSⅡ的串口电路的硬件设计过程,阐述了在NIOSⅡ集成开发环境下串口通信的软件实现过程.基于NIOSⅡ的串口通信可应用于导航解算系统,实现导航解算芯片的数据库加载.     

基于FPGA的可重构处理单元研究

面对大量差异化用户业务的规模化应用,定制处理器组成方式的柔性结构得到越来越多的关注。文章在FPGA的基础上提出了可重构路由器中核心处理单元的设计模型,它将应用分为多个处理组件,通过各处理组件之间的状态机,实现组件间对应的数据传输和控制。在此基础上,一部分的组件在空间上被映射为可重构单元,并且被组装为与各种状态对应的构件,同时还在Virtex FPGA上讨论了该模型的实现方案。     

基于Xilinx SOPC的TFT-LCD控制器设计与实现

根据TFT-LCD的工作原理,采用Xilinx公司的Microblaze微处理器软核,提出了一种基于嵌入式FPGA SOPC平台的TFT-LCD控制器方案,并验证了该方案的可行性.该控制器为进一步在嵌入式FPGA片上系统进行图像和多媒体开发提供了一个稳固的平台.     

基于GAL软核的EHW平台设计技术研究

介绍了演化硬件(Evolvable Hardware,EHW)的基本原理,在分析了现有演化平台的基础上,针对现有演化平台扩展复杂、配置位不公开等缺点,提出了基于GAL(Generic Array Logic)软核的EHW平台,并进行了原型实现和演化实例验证.最后将基于GAL软核的EHW平台与现有演化平台进行了对比分析,实验结果和对比分析表明该平台具有配置位公开、配置速度快、扩展灵活等优点,可以为演化平台系统设计提供参考.     

进化硬件研究进展

介绍进化硬件的思想和发展,指出在进化算法控制下,可重配置硬件自适应地改变自身结构满足当前环境变化,目前已用于电路设计、系统容错、自动控制、智能机器人和模式识别等领域.阐述进化硬件的原理及应用,评价和分析进化硬件存在问题,预测未来发展方向.     

可重构处理器的AVS高清解码探究

面向新型可重构处理器架构、动态配置、多任务调度和运行管理嵌入式高性能并行计算关键技术,提出了一种新的针对AVS(audio video coding standard)高清视频解码的实现方案.该方案是将AVS解码过程中的各种算法,映射到一个可重构处理器Remus(reconfigurable multimedia system)上,并通过仿真验证,在200MHz的工作频率下,实现了1080p的AVS高清码流实时解码(30f/s).基于可重构处理器的AVS解码实现方案,比目前市场上已存在的基于ASIC的多种高清解码方案具有更好的灵活性,而具体到解码过程中的典型算法,特别是循环计算,比现有的已提出的硬件加速器具有更好的加速性能.     

Cortex-M3的多功能控制器的硬件设计

分析了基于ARM Cortex-M3处理器的多功能控制器硬件电路设计的实现方法。给出了以STM32F103RB为核心的硬件电路整体设计的原理框图,详细描述了控制器主机各功能模块与嵌入式微处理器STM32F103RB的接口电路原理。由于系统采用的微处理器内部集成了众多功能,从而简化了硬件电路的设计,使外部扩展简单方便,提高了系统的可靠性。     

广域电磁接收机中ARM系统的应用

在多通道广域电磁接收机中,高性能嵌入式系统的应用,将有利于提高其智能化控制水平,更好地满足勘探中在功耗、信号处理能力和实时响应能力等方面的要求。本文在分析嵌入式系统及微处理器的基础上,选取了美国德州仪器公司生产的嵌入式ARM Cortex－A8微处理器AM3517作为硬件核心,阐述了AM3517处理器的基本工作原理和ARM嵌入式系统硬件平台的设计方法,结合广域电磁法的应用需求,设计了基于AM3517的核心主控电路。应用Cadence专业电子设计软件,详细解析了硬件平台设计过程,所设计平台配置了存储系统及外围硬件等模块,完成了核心系统的硬件电路原理图和PCB板设计。同时基于硬件平台,完成了Linux软件系统的移植以及主要模块的调试,经测试表明该ARM系统应用在广域电磁接收机中以实现主控功能是可行的。     

基于FPGA的LCD驱动芯片的设计

介绍一种基于FPGA的液晶驱动控制器的设计。根据液晶显示屏的逻辑和时序控制要求设计了液晶显示驱动电路,采用硬件描述语言VHDL编制了液晶显示驱动的IP核,该IP核可实现液晶显示屏可变显示坐标的驱动和控制。该驱动器控制灵活、通用性好,修改相应参数后可实现更大规模液晶显示器的驱动。     

基于FPGA的虚拟FIFO改进设计

为了降低网络接口缓存设计的开发难度和复杂度,对现有基于FPGA的DDR2虚拟FIFO设计进行了改进.提出了以FPGA(EP4CGX150F672)为核心、DDR2(MT47H128M16RT-25E)为数据缓存、采用Qsys系统互联及IPCORE辅助搭建设计的改进方案,实现了DVB-IP分组TS流的快速缓存,平滑IP网络抖动,避免了数据码流丢失和延迟过大的问题.该设计方案在降低传统设计难度和复杂度的背景下,具有良好的存储器兼容性,同时具有系统资源丰富、容量大、成本低和开发周期短等优点,在众多DVB行业的设备中使用后效果良好.