基于EDA的纠错编码及数据交织ASIC的设计

为了纠正数字通信中的随机错误和突发错误，提出了一种卷积编码和数据交织技术相结合的纠错编码方案，介绍了基于EDA技术的卷积纠错电路和数据交织器的设计方法，最终实现了利用MAX＋plusⅡ对纠错系统的设计集成，形成了卷积编码和数据交织ASIC。仿真表明，该方案工作稳定，纠错性能与单独的卷积纠错法相比有很大改善。     

针对串行MPEG-2传输流的卷积交织

在对数字电视DVB标准的MPEG-2传输流采用差错控制技术时是以字节为单位并行处理的。研制开发的某QPSK调制解调数字通信系统只能输入输出串行数字信号,当用其传输使用DVB SSI或PDH接口加有RS前向纠错编码的串行MPEG-2传输流时可以参考DVB标准设计串行卷积交织与解交织器,整个设计在FP-GA中具体实现。经实验验证,使用设计的卷积交织与解交织器与未使用相比QPSK数字通信系统性能明显提高。     

一种500MHz高性能锁相环的设计

随着专用集成芯片（ASIC）和系统芯片（SOC）的飞速发展，芯片内部生成可变频率的稳定时钟变得至关重要，设计一个高性能锁相环正是适应了这样的需求。本文在传统锁相环结构的基础上设计了一种高速、低功耗、低噪声的高性能嵌入式混合信号锁相环结构。它可以在片内产生多分组高频稳定时钟信号，从而为先进的专用集成芯片（ASIC）和系统芯片（SOC）的实现提供最基础且最重要的可应用时钟产生电路。模拟结果表明：该锁相环可稳定输出500 MHz时钟信号，稳定时间小于700ns，在1．8V电源下的功耗小于18mW，噪声小于180mV。     

针对串行MPEG-2传输流的卷积交织

在对数字电视DVB标准的MPEG-2传输流采用差错控制技术时是以字节为单位并行处理的。研制开发的某QPSK调制解调数字通信系统只能输入输出串行数字信号，当用其传输使用DVB SSI或PDH接口加有RS前向纠错编码的串行MPEG-2传输流时可以参考DVB标准设计串行卷积交织与解交织器，整个设计在FPGA中具体实现。经实验验证，使用设计的卷积交织与解交织器与未使用相比QPSK数字通信系统性能明显提高。     

真正的单芯片可编程SOC

可编程的SOC:两芯片系统与真正单 芯片系统 系统级集成仍然是半导体产业中的 标题新闻。正在进行的工作把几乎是全 部的系统功能集成到单个硅片上。片上 系统（SOC）可以提供更好的性能、更低 的功耗、更小的印制板空间,以及更低的 成本,因而受到人们的青睐。片上系统传 统上一直是用掩模ASIC去实现。但是, ASIC的不可重用的工程费用达到每次设 计25万美元或更多,最低订购量大,设 计周期长。因此,只适合在批量大、能够 承受得起这种成本的项目上使用。 几家IC厂商已经推出一种新的混合 型SOC器件,即可编程片上系统。它们     

用块RAM实现卷积交织解交织

本文详细介绍了用块RAM来实现卷积交织－解交织的原理和设计，以J．83标准中的卷积交织器例进行了说明，在此基础上找到了用块RAM实现卷积交织－解交织器的一般规律。     

一种500MHz高性能锁相环的设计

在传统锁相环结构的基础上设计了一种高速、低功耗、低噪声的高性能嵌入式混合信号锁相环结构.它可以在片内产生多分组高频稳定时钟信号,从而为先进的专用集成芯片(ASIC)和系统芯片(SOC)的实现提供最基础且最重要的可应用时钟产生电路.模拟结果表明,该锁相环可稳定输出500MHz时钟信号,稳定时间小于700 ns,在1.8V电源下的功耗小于18mW,噪声小于180mV.     

一种可编程嵌入式异步SRAM存储控制器

介绍了一种可编程嵌入式异步SRAM存储控制器的设计与实现方法。从SRAM读写协议、总体设计、各子模块的设计、模拟验证、FPGA实现，及其在数字视频系统中的应用等各个角度，对SRAM控制器的设计方法作了较为全面的介绍。这种设计方法可广泛应用于ASIC芯片、SOC系统等需要嵌入存储控制器的场合。     

安捷伦科技突破性的SerDes专利半导体核心技术可以在每个芯片中集成150条信道

北京 -安捷伦科技日前宣布 ,其最新的 0 .13微米嵌入式串行 /解串行 (Ser Des)半导体 IP(专利 ) Core实现了重大突破。新的 IP Core功耗低 ,实现了最低的抖动 ,使安捷伦能够把多达 15 0条 Ser Des信道集成到一个专用集成电路 (ASIC)上 ,每条信道的工作速率可以高达 3.12 5 Gb/s。与以往相比 ,突破性的 IP Core可以在一个芯片上集成更多的 Ser Des信道。通过集成多条信道 ,网络设备制造商 (NEMs)可以提高 Ser Des系统设计的可靠度 ,缩小其尺寸、并降低其复杂程度及成本 ,实现下一代高带宽网络和存储系统。安捷伦在 ASIC领域的能…     

NationalChip新品GX1121完美诞生

在FTA卫星机顶盒市场上,经过多年的厮杀,集成解调和解码芯片的SOC是成本竞争的核心,当前集成SOC的厂商现在只剩下四家企业。杭州国芯(NationalChip)是这个市场的一名引领者。     

基于SOC的VC-1解码器软硬件协同设计及验证

提出了一种VC-1硬件解码器的SOC／ASIC设计方案,并在具体实现电路的基础上,重点讨论了软硬件协同设计方案及其验证策略的设计考虑。该设计方案已经通过基于FPGA的系统级验证。结果证明,设计方案完全可行。     

卫星导航抗干扰专用芯片后端版图设计

随着电磁环境的日益复杂,卫星导航接收系统的抗干扰性能要求越来越高。在小型卫导接收系统的抗干扰设计中,体积和功耗已经成为最大的限制因素,抗干扰芯片的设计已成为解决该问题的有效途径。本文基于SoC Encounter后端版图设计工具,通过布局规划、电源设计、标准单元放置、时钟树综合及优化、布线等后端版图设计流程,完成了一款卫星导航抗干扰专用芯片的后端版图设计工作。     

基于FPGA的ASIC芯片抗辐射性能评估系统

针对航天电子控制系统对集成电路的抗辐射需求,设计了一种基于现场可编程门阵列(FPGA)的全新架构的专用集成电路(ASIC)抗辐射性能评估系统。该系统基于FPGA高性能、高速度、高灵活性和大容量的特性,不仅具备传统芯片评估系统的能力,还具备精确判定失效事件发生时刻、被测ASIC时序、内部状态及大致的内部路径位置的能力。对该系统进行单粒子翻转(SEU)辐射试验,试验结果表明,在81.4 MeV·cm²·mg^-1的线性能量转移阈值下,该系统能自动判别没有发生SEU事件。目前,该系统已成功应用于自研高可靠性ASIC芯片抗辐射性能的评估。     

一种全速USB集线器的设计

介绍了USB集线器的基本功能和原理,提出了一种全速USB集线器的设计方案,重点描述了此方案中关键模块的设计和实现,并简述了MCU固件程序的设计方法.整个方案通过了FPGA验证,可以进一步采用ASIC实现,也可以作为IP嵌入到其它SOC应用中.     

SOC设计的软硬件协同验证研究

软硬件协同验证是SOC的核心技术.通过分析SOC验证方法与软硬件协同验证技术,提出C与平台相合的协同验证方法.该方法是在系统级用SystemC确定SOC系统的体系框架、存储量大小、接口IO与验证软件算法的可行性、有效性、可靠性.在硬件设计中,利用验证可重用的硬IP和软IP快速建立SOC系统,并把核心IP集成嵌入进SOC系统中.在软件设计中,利用成熟的操作系统与应用系统来仿真验证SOC芯片的功能与性能.该方法应用于一个基于ARM7TDMI的SOC设计,大大缩短了验证时间,提高了验证效率与质量.     

H.264/AVC硬件解码器设计及其验证策略

提出了一种H.264/AVC硬件解码器的SOC/ASIC设计方案,并在实现电路的基础上,重点分析了基于文中的硬件设计方案的验证策略。该设计方案已经在基于FPGA的验证平台上通过功能原型验证,结果证明,这是一个完全可行的H.264/AVC硬件解码设计方案。     

基于ARM电池检测管理系统的设计与实现

针对电池组进行充放电时,电池组内每个电池存在荷电状态(SOC)值不一致的问题,设计并实现了电池检测管理系统.提出了基于开路电压法、安时计量法以及卡尔曼滤波算法相结合的SOC值估计方法,通过飞渡电容实现每个电池之间能量的转移,最终使每个电池的SOC值趋向于一致.测试和实验结果表明,电池组进行充放电时,电池检测管理系统能够有效地解决每个电池SOC值不一致的问题,大大地提升了电池的使用寿命和使用效率.     

利用TDC-GP21的高精度激光脉冲飞行时间测量技术

采用微小时间间距测量芯片TDC-GP21设计实现了高精度激光脉冲测距系统。详细论述了TDC-GP21的工作流程与外围电路,研究了光信号接收与放大电路,并对跨阻放大器理论进行了详细的理论论述与分析。同时,讨论了三角波定比延时脉冲时刻鉴别法,降低了系统对激光器回波信号幅度变化的要求。经实验测试获得了厘米量级的激光脉冲测距系统。系统结构简单,可实现程度高,精度高,功耗低,体积小,可以满足高精度距离测量需求。