LDPC码在因子图上的构造及其译码

LDPC码是一种可以接近香农限的线性分组码,可通过稀疏奇偶校验矩阵来构造。也可以用因子图来构成。根据LDPC码的不同构成方法至今已提出了数种不同的译码方法。本文介绍了基于因子图的LDPC码的构造方法,分析了和一积(SPA)译码算法的基本原理,最后详细讨论了用SPA算法对LDPC码进行译码的过程。     

IEEE802.16e标准下LDPC码译码性能分析

LDPC码是一种逼近香农极限的线性分组码。对IEEE802.16e标准下LDPC码校验矩阵的构造及硬判决算法、BP算法、Log-BP算法和Min-Sum算法原理进行了简单介绍。基于Matlab仿真对不同码长译码性能及不同方法译码性能进行分析比较,结果显示随着码长的增加LDPC译码性能变好,讨论的几种译码算法中硬判决译码性能较差,Min-Sum译码好于硬判决译码,但稍差于BP译码和Log-BP译码,BP译码和Log-BP译码性能较好且基本一致。     

基于循环群的准循环LDPC码构造

随机LDPC码的编码相当复杂,相对随机LDPC码而言准循环LDPC码具有编码复杂度低的特点,它可以用移位寄存器来实现线性复杂度的编码器.LDPC码通常采用Tanner图上的和积算法进行迭代译码.对于无圈的Tanner图,即girth为无穷大的Tanner图,和积译码是一种最优译码算法.本文提出了一种基于行列约束的LDPC码代数构造方法,这种构造方法可以构造出一类二元的准循环LDPC码,它的girth不小于6.仿真结果表明,构造出来的LDPC码在AWGN信道下采用和积迭代译码就误块率与误码率等方面的性能可与标准码相当.     

准循环LDPC码的部分并行译码算法

IEEE802.16e标准定义的准循环低密度奇偶校验(LDPC)码是一种线性分组码。针对LDPC码校验矩阵的稀疏准循环特性,对基于部分并行结构的归一化最小和(NMS)译码算法进行了研究,给出了译码信息量化和信息交换的方法。通过数值仿真验证了译码算法在高斯信道中的译码性能,并利用现场可编程门阵列(FPGA)对该译码算法进行了实现。     

LDPC编译码算法分析

低密度奇偶校验(LDPC)码是一种线性分组码,其纠错能力可以接近香农极限。针对LDPC码的编译码问题,分析了校验矩阵的构造方法。给出了LDPC码的编码算法以及算法的实现结构。分析了基于软判决的置信传播(BP)译码算法,并给出了可以进一步降低计算复杂度的简化译码方法。通过仿真对比了不同的译码算法在高斯信道下的译码性能。     

一种简化的LDPC码BP译码算法的研究

低密度奇偶校验码(LDPC码)是一种逼近香农限的线性分组码,译码的复杂度较低;在LDPC码译码算法中性能较好的是置信传播译码(BP)算法,他能够在迭代译码过程中确定码字是否已译出,但是复杂度高,运算量大。采用一种改进的BP译码算法,在迭代译码过程中对校验节点的更新信息进行曲线拟合,以减小译码运算量,有利于硬件的并行实现,减少译码延时。仿真结果表明,改进的BP算法译码性能和原来的BP算法接近,而且复杂度较低。     

LDPC码在BPSK通信系统中的性能分析

LDPC编码在长码条件下具有接近Shannon极限的纠错能力,但是译码较为复杂,因此分析LDPC编码在短码条件下的编译码性能对于扩大LDPC编码的应用范围,降低译码设备的复杂度有着重要的意义。针对较短LDPC编码情况下的判决译码在BPSK系统中的应用,对基于BP算法的几种软判决译码算法进行了介绍,对算法在BPSK系统中的译码性能进行了仿真,仿真结果表明:基于对数测度的BP算法在LDPC短码条件下有着优良的译码性能,能够有效降低通信系统中编译码的复杂度。     

准循环LDPC码最小汉明距离的计算与校验矩阵的改善

基于线性代数的基本原理和线性分组码的结构特点,提出了能准确计算QC LDPC码最小汉明距离的方法,并对计算复杂度进行估计;然后针对QC LDPC码的结构特点,对其校验矩阵进行改善,以增大码字的最小汉明距离,从而得到更好的译码性能.其中,计算最小汉明距离的方法同样适用干普通的线性分组码.     

有限平面LDPC码的停止集

有限平面LDPC码是一类重要的有结构的LDPC码,在利用和积算法(SPA)等迭代译码方法进行译码时表现出卓越的纠错性能。众所周知,次优的迭代译码不是最大似然译码,因而如何对迭代译码的性能进行理论分析一直是LDPC码的核心问题之一。近几年来,Tanner图上的停止集(stopping set)和停止距离(stopping distance)由于其在迭代译码性能分析中的重要作用而引起人们的重视。该文通过分析有限平面LDPC码的停止集和停止距离,从理论上证明了有限平面LDPC码的最小停止集一定是最小重量码字的支撑,从而对有限平面LDPC码在迭代译码下的良好性能给出了理论解释。     

LDPC码全并行译码器的设计与实现

本论文用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验码(LDPC)的编译码算法.采用基于Q矩阵LDPC码构造方法,设计了具有线性复杂度的编码器. 基于软判决译码规则,采用全并行译码结构实现了码率为1/2、码长为40比特的准规则LDPC码译码器,并且通过了仿真测试.该译码器复杂度与码长成线性关系,与Turbo码相比更易于硬件实现,并能达到更高的传输速率.     

一种基于CS的LDPC码的抗误码方法

提出了一种基于CS(压缩感知)的LDPC码(低密度奇偶校验码)的抗误码方法。在编码端对H.264视频流中的每一个NAL(网络提取层)进行基于IEEE802.16e的LDPC编码。在解码端进行两种方法的解码,一种进行传统的LDPC解码,另一种根据压缩感知线性解码和信道码线性解码之间的联系,将基于IEEE802.16e的LDPC编解码中的校验矩阵作为压缩感知重构的测量矩阵进行压缩感知重构解码。实验结果表明,在高误码率的情况下,基于CS的LDPC码解码方法相对于传统LDPC解码方法的抗误效果更明显,为视频的抗误传输提供了新的思路。     

A fast LDPC encoder/decoder for small/medium codes

Although Low-Density Parity-Check (LDPC) codes perform admirably for large block sizes — being mostly resilient to low levels of channel SNR and errors in channel equalization — real time operation and low computational effort require small and medium sized codes, which tend to be affected by these two factors. For these small to medium codes, a method for designing efficient regular codes is presented and a new technique for reducing the dependency of correct channel equalization, without much change in the inner workings or architecture of existing LDPC decoders is proposed. This goal is achieved by an improved intrinsic Log-Likelihood Ratio (LLR) estimator in the LDPC decoder — the ILE-Decoder, which only uses LDPC decoder-side information gathered during standard LDPC decoding. This information is used to improve the channel parameters estimation, thus improving the reliability of the code correction, while reducing the number of required iterations for a successful decoding. Methods for fast encoding and decoding of LDPC codes are presented, highlighting the importance of assuring low encoding/decoding latency with maintaining high throughput. The assumptions and rules that govern the estimation process via subcarrier corrected-bit accounting are presented, and the Bayesian inference estimation process is detailed. This scheme is suitable for application to multicarrier communications, such as OFDM. Simulation results in a PLC-like environment that confirm the good performance of the proposed LDPC coder/decoder are presented.     

LDPC码BP译码算法研究

本文研究了LDPC码的译码。深入研究了概率域BP算法和LLRBP算法。通过计算机仿真,比较了不同码长和不同迭代次数对译码性能的影响。通过计算机仿真得到在LDPC译码过程中,LDPC码的码字越长,构造的校验矩阵中短周期就越短,性能提高就越为明显。同时得到在LDPC译码过程中,迭代次数越多,各节点获得的信息的准确性就越高,性能提高就越为明显。     

基于FFT-BP算法的多元域LDPC码译码器设计与FPGA实现

GF(q)域上的LDPC码是二进制LDPC码的扩展,它具有比二进制LDPC码更好的纠错性能。FFT-BP算法是高效的LDPC码译码算法,本文在GF(4)域上探讨该算法的设计与实现。本文的创新之处在于,根据FFT-BP算法的特点设计了一种利用Tanner图进行信息索引的方式,简化了地址查询模块的设计。实验表明,在归一化信噪比为2.6dB时,译码器的误码率可达到10-6。     

低密度奇偶校验码码字构造的消环算法

低密度奇偶校验码(LDPC)的性能取决于多种因素,包括度分布对、码字的长度以及环的分布。环的存在会影响LDPC码的译码门限和误码平层,尤其是长度比较小的环对LDPC码的性能影响很大。因此,有必要在构造LDPC码时消去长度比较小的环。文中提供了一种有效的消环算法,降低了LDPC码的误码平层。     

LDPC码在水下激光通信中的研究

为了研究低密度奇偶校验码在水下激光通信系统中的性能,采用软判决迭代译码算法对系统误比特率进行了仿真,并对水下激光通信的信道模型和低密度奇偶校验码的编译码方式进行了探讨.在一定码长和调制阶数条件下,当信号光子数ns增大时,可以使误比特率降到10-5以下.结果表明,通过利用光电检测输出的软信息进行低密度奇偶校验软判决译码可以明显地降低系统误比特率.     

LDPC码在深空探测中的应用

介绍了LDPC码(Low Density Parity CheckCoding)在深空探测设备中的应用前景和重要性。简要比较了LDPC和Turbo码和其他主要编码形式在深空应用中所起到的重要作用以及它们之间的差异,介绍了美国NASA目前各类探测任务中所用到的主要编码形式。给出了一种可以应用于深空探测的LDPC编码方法和译码方法,并介绍对其的编码实现电路和解码实现电路的优化途径。     

低复杂度的LDPC码联合编译码构造方法研究

LDPC码因为其具有接近香农限的译码性能和适合高速译码的并行结构,已经成为纠错编码领域的研究热点。LDPC码校验矩阵的构造是基于稀疏的随机图,所以该类码字编码和译码的硬件实现比较复杂。以单位阵的循环移位阵为基本单元,构造LDPC码的校验矩阵,降低了LDPC码在和积算法下的译码复杂度。同时考虑到LDPC码的编码复杂度,给出了一种可以简化编码的结构。针对该方案构造的LDPC码,提出了消除其二分图上的短圈的方法。通过大量的仿真和计算分析,本文比较了这种LDPC码和随机构造的LDPC码在误码率性能,圈长分布以及最小码间距估计上的差异。     

一种低译码复杂度的Turbo架构LDPC码

针对低密度奇偶校验(LDPC)码较大的译码复杂度和RAM占用,该文提出了一种低译码复杂度的Turbo架构LDPC码并行交织级联Gallager码 (Parallel Interleaved Concatenated Gallager Code,PICGC)。该文给出了PICGC的设计方法和编译码算法,并分析比较了PICGC译码器与LDPC译码器所需的RAM存储量,推导出RAM节省比的上界。理论分析和仿真结果表明,PICGC以纠错性能略微降低为代价,有效地降低译码复杂度和RAM存储量,且译码时延并未增加,是一种有效且易于实现的信道编码方案。