C波段宽带捷变频率综合器设计

本文介绍了一种C波段宽带捷变频率综合器的设计方法,采用直接数字频率合成器(DDS)实现频率捷变,采用倍频链路扩展输出带宽,通过与锁相环(PLL)合成产生的本振信号混频将输出频率搬移到C波段。论述了DDS时钟电路、倍频链路以及混频部分的设计方法,并给出了达到的主要技术指标和测试结果。     

DDS在捷变频率合成中的分析与应用

捷变频率合成是雷达、通信、电子对抗等领域中极为重娄的技术。DDS具有频率转换时间短、频率分辨率高等优点,适用于捷变频率合成。文章介绍了捷变频率合成的基本方法及各自的优缺点。讨论了直接数字频率合成的特性及在捷变频率合成中的应用。并举例说明了一种应用DDS合成某型号射频信号源300MHz频率覆盖的捷变中频载波信号的性能分析及方案设计。     

10～15GHz宽带捷变源设计

为了提升电子系统的性能,满足当前对宽频带捷变源的需求,实现频率源频率高、频带宽和跳频速度快的功能,提出了一种电压预置与锁相环结合的快速跳频的方法。设计采用快速鉴频鉴相器,鉴相频率较高,可以提高PLL的带宽,从而减少锁定时间;在频率改变时,利用电压预置技术将频率直接拉入锁相环的快速捕获频带,减少整个捷变源的锁定时间。给出了理论分析、ADS仿真、设计实现和调试等过程,实现了输出频率10～15 GHz、捷变时间10μs的技术指标。     

小步进捷变频率合成器设计技术

捷变频率合成技术在雷达、电子对抗等设备中具有极为重要的作用。利用DDS可以实现高速度、小步进跳频。对于捷变频率合成,首先系统地阐述了倍频、混频等各种提升和扩展频段的基本方式的特性,详细分析了它们的优缺点和可行性。提出了根据指标特点进行设计的一种通用方法,说明了设计中需要注意的细节。针对宽带合成器的特殊性做出了分析。最后作为实例,给出了一种捷变频率合成器的详细设计方案。     

基于DDS内插PLL的设计分析

对目前常用的几种频率合成方式进行了简单介绍,阐述了直接频率合成、间接锁相环合成(PLL)以及DDS与PLL相结合的多种频率合成方式的优缺点,并着重讨论了DDS内插PLL的频率合成方法。详细阐述和分析了DDS内插PLL频率合成方式的实现方案及关键技术。针对DDS固有杂散讨论了DDS滤波器的设计并得出指导性结论。给出应用于实际电路的测试结果,证实了文中分析的正确性和实用性。     

多功能射频/微波捷变信号发生器的设计

介绍了一种多功能射频/微波捷变信号发生器的设计方案和工作原理,讨论了频率捷变合成和快速跳频控制、数字基带信号发生和正交调制、宽带频率合成本振、复杂信号模拟和可调谐射频带通滤波等关键技术,设计结果达到通信和雷达信号模拟、频率捷变和电子对抗等领域的测试需求。     

雷达频域主要抗干扰技术及其效果度量

分析了频率捷变、频率分集、自适应频率捷变等雷达在频域的主要抗干扰技术原理,研究了这些技术的效果度量方法,提出了度量自适应频率捷变雷达抗干扰效果的自适应改善因子。     

一种新颖的跳频振荡器

摘要本文综合考虑到频率合成技术及单端口体波谐振器HBAR的特点提出了一种基于一阶非线性PLL的锁相频率合成方案。文中对这种跳频方案的原理、性能特点作了详细论述、并通过实验、从不同角度对本方案进行了说明、同时对整机的各项指标作了详尽测试:在HBAR无载Q_N值为4000的情况下,该多模跳频振荡源的捷变范围为770MHz—840MHz、捷变时间小于20μS。杂散分量低于—60dB、二次谐波分量低于—34dB。离散捷变频率点为16点,构成闭环跳频系统后,对开环VCO的短稳改善了三个量级:从1.3×10~(-5)/ms到1.6×10~(-8)/ms及9.56×~(-7)/s到1.69×!0~(-9)/s,尤为重要的是该多模跳频振荡源达到此性能所需的硬件量很小,因此在对体积要求苛刻的场合、此种跳频方案具有极强的竞争力。     

DDS+PLL宽带频率合成器的设计与实现

采用DDS PLL技术实现频率合成器,其特点是宽频带(3～6 CHz)、小步进(1 kHz)、低相位噪声,频率捷变.对其进行了理论分析,描述了宽频带和小步进的实现方式,相位噪声以及频率捷变的确定问题.频率合成器由DDS、锁相环路、压控振荡器、放大电路、参考信号和数据处理等电路组成.压控振荡器的信号经过功分、分频、下混频,滤波后和晶振信号在锁相环路进行鉴相,生成误差电压来控制VCO的频率,同时通过改变DDS的频率得到小步进、低相位噪声的输出信号.     

频率捷变微波频率合成器方案设想

本文介绍一种由二一十进制直接频率合成器、注入取样锁相环倍频器和宽带微波倍频器组成的频率捷变雷达用微波频率合成器方案。方案采用最新技术,综合吸收直接合成与间接合成两种方法的优点,又巧妙地避开了它们固有的缺点,实现了低成本高频谱纯度的频率合成。     

一种C波段小步进捷变频频率综合器的设计

本文介绍了一种小步进、低相噪、低杂散、捷变频锁相频率综合器的设计与实现,本设计选用超低相噪锁相环芯片,采用小数分频实现小步进,通过双锁相环“乒乓”工作实现捷变频,经过对环路参数的精心设计,较好的实现了相位噪声、杂散等技术指标。     

一种基于集成锁相技术的宽带频率合成器

简述了机载火控雷达频率合成器的设计方法,着重介绍了一种基于集成锁相技术式的宽带、高可靠的实用型频率合成器.对合成器相噪指标、带宽、捷变频时间进行了深入分析,详细阐述了合成器的设计思想和电路实现方案,其相噪指标类似于锁相合成器而频率切换时间类似于直接合成器.合成器具有大带宽、捷变频、低相噪等特点,可应用于小型化的雷达及信号模拟器系统.     

X 波段捷变频频率综合器

在无线通信领域中, 高性能频率综合器是通信设备、雷达、电子侦察和对抗设备、精密测量仪器的核心部件。 现代通信系统对频率综合器的精度、分辨率、转换时间及频谱纯度等提出了越来越高的要求, 性能卓越的频率综合器均 通过频率合成技术来实现。以往通过锁相环来实现的频率综合器具有高精度、高稳定度、低相位噪声、低杂散等性能。 但是在跳频时间上只能做到几十甚至上百μS。这与某些雷达需要的频率综合器的捷变速度有差距。本文提出一种直接 合成方法,很好的解决了这个问题。     

An Agile VCO Frequency Calibration Technique for a 10-GHz CMOS PLL

This paper reports an agile VCO frequency calibration technique and its application on a 10-GHz CMOS integer-N phase-locked loop. The proposed calibration method accomplishes efficient search for an optimum VCO discrete tuning curve among a group of frequency sub-bands. The agility is attributed to a proposed frequency comparison technique which is based on measuring the period difference between two signals. Other mixed-signal circuits are also developed to facilitate this approach. The PLL incorporating the proposed calibration technique is implemented in a 0.18-mum CMOS process. The measured PLL phase noise at 10 GHz is -102 dBc/Hz at 1-MHz offset frequency and the reference spurs are lower than -48 dBc. The PLL consumes 44 mW in the low-current mode. The calibration time is less than 4mus     

Ka 波段应用的捷变频高频率分辨率频率合成器

传统基于锁相环(PLL)实现带宽信号输出的频率合成方案,常常为了获得高输出频率而降低频率分辨率和缩短跳频时间。相较而言,基于直接数字频率合成器(DDS)实现带宽信号输出的频率合成方案,其频率分辨率更高,跳频时间更快。然而,DDS 输出频率低,须经多次混频或倍频操作以提升输出频率,对频率源中的滤波器设计造成极大压力,并且这种压力随着频率源输出频率的升高而不断上升。对此,基于高性能、小型化无源滤波器的设计能力,实现了基于DDS 变频的34-35GHz 捷变频、高频率分辨率频率源。实验结果表明,其工作相位噪声优于-85dBc/Hz@1kHz,杂散和谐波抑制优于45 dBc,频率分辨率达到1.86Hz,跳频时间最快4ns。     

一种L波段的小步进频率合成器

详细分析了直接数字合成(DDS)和锁相环(PLL)的基本原理、特点及相位噪声特性。将DDS与PLL技术结合,取长补短,可以在不降低杂散性能要求的前提下实现小步进的频率合成器。在此基础上提出了一种DDS+PLL+混频的L波段小步进频率合成器的实现方案。根据方案,选择DDS芯片AD9850和PLL芯片ADF4112来搭建电路。给出了试验测试结果。测试结果表明,在L波段实现了相位噪声-94dBc/Hz@1kHz,杂散抑制-60dBc,频率步进1kHz,验证了该方案的可行性。     

小步进频率合成器的设计

回顾了三种基本的小步进频率合成器设计方法的优缺点。介绍了一种特殊的小步进频率合成器的设计方法，即采用两个大步进频率的单环锁相电路混频，两者步进频率的差较小为r，就能获得输出为小步进频率(为r)的合成器，并给出了相应的理论依据和计算。只要合理设置频率，规避互调分量的影响，就能使合成信号保持大步进频率单环锁相电路较低相位噪声、较短跳频时间和较低杂散信号的特性，而且合成原理简单，几乎不需要电路调试。