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| C波段宽带捷变频率综合器设计 | |
| 引用本文： | 张子轩,彭浩.C波段宽带捷变频率综合器设计[J].电子产品世界,2014(10). |
| 作者姓名： | 张子轩 彭浩 |
| 作者单位： | 电子科技大学电子工程学院 四川成都611731 |
| 基金项目： | 2014年度中国博士后科学基金，资助编号2014 M552337 |
| 摘 要： | 本文介绍了一种C波段宽带捷变频率综合器的设计方法,采用直接数字频率合成器(DDS)实现频率捷变,采用倍频链路扩展输出带宽,通过与锁相环(PLL)合成产生的本振信号混频将输出频率搬移到C波段。论述了DDS时钟电路、倍频链路以及混频部分的设计方法,并给出了达到的主要技术指标和测试结果。 |
| 关 键 词： | 频率合成 频率捷变 DDS PLL 杂散 |
Design of C-band frequency agile broadband frequency synthesizer |
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| Abstract: | |
| Keywords: | |
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