如何用Verilog HDL来设计数字系统

详细阐述了硬件描述语言(HDL)的特点,并以用Verilog HDL设计Cache为例,说明如何采用自顶向下方法设计数字系统以及这种设计的优越性。     

如何用Verilog HDL来设计数字系统

详细阐述了硬件描述语言的特点,并以用Ｖｅｒｉｌｏｇ ＨＤＬ设计Ｃａｃｈｅ为例,说明如何采用自顶向下方法设计数字系统以及这种设计的优越性。     

基于离散数字混沌序列的图像加密

由幅值连续的Logistic混沌公式研究了一种幅度值离散数字混沌序列的产生方法,可方便用于硬件实现图像加密。采用函数运算方法由3个不同周期的离散数字混沌序列异或运算获得长周期图像加密序列,将图像加密序列与原始图像异或加密图像。加密和解密仿真对比可见,该方法对初始值具有敏感性。分析表明,所获得的幅度离散数字混沌序列产生方法具有算法简单,信息安全可靠性高,便于硬件实现的特点。     

基于FPGA的数字存储系统硬件设计

数字存储器可以完成数据采集、数据存储等功能,具有很广泛的应用前景。论述了以Altera高性能FPGA-EPC3C40F484I7为核心处理器的高速信号数字存储系统的硬件设计原理以及基于FPGA的数字存储系统硬件设计实现技术。详细阐述了系统架构以及各功能模块,给出了各模块硬件外围接口的连接图,重点分析了DDR2接口电路设计中的几个关键问题,并结合实际设计中遇到的问题给出了解决方法。该数字存储系统可以用于高速宽频信号的存储等方面。     

基于FPGA的全数字锁相环设计研究

介绍了一种基于FPGA(现场可编程门阵列)的全数字锁相环设计方法与性能研究, 详细叙述了基于FPGA的全数字锁相环系统的硬件设计构成和软件构建思路,并运用VHDL硬件描述语言实现了全数字锁相环系统,给出了电路系统的仿真结果.通过仿真结果对锁相环系统进行了简要的性能分析.     

用于谐波检测中的数字低通滤波器的设计

谐波检测中数字低通滤波器的设计是关键.本文通过选用现场可编程逻辑器件(FPGA)确定了数字低通滤波器的硬件实现方案,并按照层次化、模块化、参数化的设计思路,采用VHDL硬件描述语言进行了硬件设计并进行了仿真验证,为电力有源滤波器谐波检测中低通滤波器设计提供了参考.     

数字信道化的级联设计

在宽带信号侦察中数字信道化是一个极其重要的环节。当侦察的信号带宽非常宽,需要的数字信道化个数很大时,用一级信道化实现非常困难。其中,大点数、高速率的DFT设计和硬件实现是一个最突出的难点。针对这个问题,提出了一种数字信道化的级联实现结构,把实信号的数字信道化与复信号的数字信道化级联起来,能够大大降低设计难度,并且这种基于模块化的设计便于工程实现。仿真结果证明,这种方法能够有效实现实信号的无盲区、抗混叠的频谱恢复。     

一种基于PIC的数字频率计设计

本文介绍了用PIC16C54单片机设计数字频率计的原理和技巧,并给出了主要硬件结构及关键软件的设计方法。     

一种基于FPGA的3B4B编译码电路

mBnB码是光纤通信系统中常用的码型之一，本文介绍了一种简单实用的384B编码方法，并提出了用Altera开发系统的硬件描述语言VHDL实现全数字384B编译码电路的设计思想和方法，最后给出了波形仿真结果。在接收机中如何用全数字技术完成位同步信号提取是可研究的一个课题，本文给出了针对该编码方法的除数字锁相环之外的一种简单方便的VHDL语言设计方法。     

数字基带传输系统的FPGA设计与实现

为了提高系统的集成度和可靠性，降低功耗和成本，增强系统的灵活性，提出一种采用非常高速积体电路的硬件描述语言（VHDL语言）来设计数字基带传输系统的方法。详细阐述数字基带传输系统中信号码型的设计原则，数字基带传输系统中信号编码原理和译码原理；采用硬件描述语言来设计数字基带信号编码器和译码器并进行仿真；采用原理图设计方法设计数字基带传输系统并仿真；整个系统的设计在QuartusⅡ平台上完成，并在Ahera公司的ACEX1K-EP1K30TC144-1芯片上实现。     

雷达窄带多普勒滤波器组的设计

介绍了采用数字方法实现雷达窄带多普勒滤波器组的基本原理,给出了硬件电路的设计方法,并对滤波器精度进行了分析。     

TETRA数字集群通信系统手持终端硬件平台设计

本文介绍了一种TETRA数字集群手持终端的硬件平台设计方法,在此基础上构建了TETRA数字集群手持终端的硬件试验平台,并配合应用软件实现了语音的传输功能.     

数字滤波器的选择和设计

本文结合带通滤波器的设计实例，介绍了用MATLAB设计、实现IIR数字滤波器的方法，并分析了硬件实现中的数据处理。     

一种无乘法高性能9/7离散小波变换滤波器的硬件设计

提出了一种基于提升格式，高效、实时实现JPEG2000中9／7双正交离散小波变换虑波器的VLSI结构设计方法。该方法所设计的结构，在保证同样的精度下，大大减少了运算量，整体运算速度高，硬件花费少，存储需求低，硬件利用率达到100％。用Verilog HDL对系统进行了硬件描述，并选用Xilinx公司的xcv50e-cs144-8器件在ISE4．1环境下实现了综合。     

元胞自动机数字噪声发生器性质与实现研究

提出并研究了一种新型硬件数字噪声源——元胞自动机数字噪声发生器。在介绍元胞自动机随机数产生方法的基础上,着重在产生噪声的随机性方面将其和同余法(LCG)对比,对产生的序列做了均匀分布的统计检验以及包含比特相关和实数序列相关的相关性分析;在硬件实现方面,将其和线性移位寄存器(LFSR)方法做了对比,并探讨了其硬件实现中的具体问题。结果表明,该方法实现比LFSR方法还简单,产生噪声的随机性比LCG方法更高或相当,不失为数字噪声源设计的优选方案。     

基于LM3S101的数字采控器设计

给出了一种新型数字采控器的设计方法。该系统硬件以ARM Cortex—M3内核的LM3S101微控制器为核心,采用专用RS-485通信器件和串行-并行转换器件来简化系统的硬件结构;软件则采用模块化设计思想,并利用中断技术来实现远程通信。设计出的数字采控器结构简单,性价比高,系统运行稳定可靠。     

数字正交调制器及其硬件设计

根据数字信号处理理论，讨论了数字正交调制器的原理和设计方法，以及数据内插和数字内插滤波的设计方法；并在此基础上讨论了数字正交调制器的硬件电路设计问题。在雷迭杂波信号重构方面，初步试验表明数字正交调制方法比传统的线性正交调制方法具有更高的信号重构精度。     

用于谐波检测中的数字低通滤波器的设计

有源电力滤波器谐波检测中数字低通滤波器的设字低通滤波器的硬件实现方案,并按照层次化、模块化、参数化的设计思路,采用VHDL硬件描述语言进行了硬件设计,并进行了仿真验证,为有源电力滤波器谐波检测中低通滤波器设计提供了参考.     

一种用于A/D或D/A过采样转换器的数字滤波器

介绍一种可用于语音处理的低功耗、高速率的抽取和内插数字滤波器的集成电路设计方法.设计中充分降低了硬件复杂度,提高了硬件利用效率.数字滤波的核心运算在乘加运算功能块内进行,节省了硬件耗费,并改变了内存寻址方式,降低了功耗.     

数字信道化接收机的设计与实现

在推导出实信号数字信道化的高效实现形式的基础上,通过硬件平台完成了1.6 GHz采样率32子通道数字信道化的硬件实现。在硬件实现过程中,介绍了算法的实现流程,对信道化关键模块——并行FFT模块的实现方法进行了重点介绍,并探讨了硬件模块与高速ADC数据接口方法,最后在硬件平台上对系统进行了实际测试,性能指标达到了设计要求,模块运行正确可靠。