基于0.13μm CMOS工艺2GHz高速并行结构DDFS的设计

设计实现了一种基于高速并行架构的直接数字频率合成器。核心模块相位幅度转换采用混合旋转算法实现,第一级采用CORDIC算法,预先计算旋转值;第二级采用乘法器,降低幅度计算的时钟周期。电路架构采用多路并行结构,同时采用交织采样算法来实现信号的采样,最高工作频率达到2GHz。经0.13μm 1P6M MIX Signal CMOS工艺流片,整个芯片面积为3.2mm×3.6mm。经测试在2GHz的工作频率下,输出信号在701 MHz处,窄带SFDR为86.35dB;输出信号在742 MHz处,宽带SFDR为52.01dB。     

基于CORDIC旋转器的基-3 FFT算法高效设计

设计出一种可以用于FPGA高效实现的基-3 FFT算法,采用改进的三端前馈延迟转换器结构,优化了延迟和运算过程。针对蝶形运算中复数乘法器占据大量内存的问题,引入了CORDIC旋转器实现输入与旋转因子相乘的运算,可以降低乘法运算的复杂度,该CORDIC旋转器采用改进的高基CORDIC算法,解决了传统的CORDIC算法迭代次数多、延迟大的问题,从而达到高吞吐率要求。该基-3 FFT算法以寻址变序、流水处理的方式,可以满足最高运行频率为404 MHz的FFT处理要求。与基于传统复数乘法器的基-3 FFT算法相比,基于CORDIC旋转器的基-3 FFT算法使功耗平均减少了22%,使总延迟平均减少了29%。     

采用CORDIC算法的数控振荡器设计

基于CORDIC（坐标旋转数字计算）算法的NCO（数控振荡器）设计方法克服了传统数字下变频器查询表大的缺点,摆脱了用查表法产生离散正弦信号需要占用大量ROM资源的弊端,提高了资源的利用率,减小了硬件设计的代价。该算法使数控本振和数字混频两个功能合在一起完成,省去了2个乘法器,利用CORDIC算法CORDIC旋转的移位一相加流水结构,实现了数字下变频器的设计,其有效性通过仿真得到验证。     

一种采用改良基-26算法的低复杂度高吞吐量FFT处理器设计

面向无线个人局域网应用设计了一种高吞吐量、低复杂度的2 048点快速傅里叶变换处理器。提出了新型改良基-2⁶算法用于降低硬件实现复杂度，采用多路径负反馈架构来提高数据吞吐量。为了减少硬件成本，采取正则有符号数常数乘法器替代布斯乘法器完成除旋转因子W₂₀₄₈外所有旋转因子的复数乘法运算。另外，采用了一种减少存储旋转因子W₂₀₄₈系数只读存储器空间的方法，将其存储空间减少为原来的一半。基于QUARTUS PRIME平台的仿真结果显示，工作频率为320 MHz时，最高数据吞吐速率达到了2.6 Gsample/s,而且对比以往的研究方案至少可节约逻辑单元使用量23%,记忆体单元使用量12%。     

基于CORDIC算法的流水线型FFT处理器设计

首先分析了基二FFT算法的原理以及在FPGA上实现FFT处理器的硬件结构。其次详细研究了在FPGA上实现FFT的具体过程,利用CORDIC算法实现了旋转因子乘法器,解决了整体设计过程中主要面对的几个关键问题,最终利用Verilog编程实现了基二流水线型FFT处理器,利用MATLAB与MODELSIM结合仿真结果表明该设计满足FFT处理器的基本要求,在10 MHz的采样率下完成32点FFT只需要14.45μs,设计方法也简单易行,具有一定的推广价值。     

基于CORDIC的一种高速实时定点FFT的FPGA实现

本文论述了一种利用CORDIC算法在FPGA上实现高速实时定点FFF的设计方案。利用CORDIC算法来实现复数乘法，与使用乘法器相比降低了系统的资源占用率，提高了系统速度[1]。设计基于基4时序抽取FFT算法，采用双端口内置RAM和流水线串行工作方式。本设计针对256点、24位长数据进行运算，在XilnxSpartan2E系列的xc2s300e器件下载验证通过，完成一次运算约为12μs，可运用于高速DSP、数字签名算法等对速度要求高的领域。     

BCH编译码器新型算法结构的FPGA设计与实现

针对目前常用的NAND FLASH芯片校验纠错的需要,完成了(4224,4120,8)BCH高速编译码器的电路设计与实现。引入中国剩余定理完成了编码器算法结构的设计,使编码器最高工作频率可达482.16MHz。实现了一种新型的双译码算法结构,使译码器在进行单位错的求解过程中减少约450个时钟周期。采用有限域固定因子乘法器和伴随式矩阵运算等电路设计优化方案,使译码器最高工作频率可达167.42MHz。编译码器通过了Modelsim 10.0的功能验证,基于Altera公司的Stratix Ⅲ系列芯片,在Quartus Ⅱ 12.0上完成了电路仿真与实现。     

定点符号高速乘法器的设计与FPGA实现

文章系统地研究了符号定点高速乘法器的实现算法和结构，采用了修正布斯算法，华莱士压缩树．4：2压缩器，伪4：2压缩器以及平方根求和结构。采用VerilogHDL实现了整个乘法器，在单个时钟周期完成一次16位的符号数乘法。为了验证该乘法器的性能，在VertexII-xc2v1000实现了该乘法器，频率可达62．27MHz。每秒钟可完成6227万次16位的符号乘法。     

一种高精度复数求模近似算法的设计及实现

为快速高精度的完成信号处理过程中近似复数求模运算,本文提出了一种高精度复数求模近似算法的设计和FPGA实现方法,其结合了三种具有不同误差特性的近似求模算法,并采用了简单的加法和移位操作,实现了0.878%的相对误差,精度是同类型其他近似算法的1.57-3.4倍。该算法在XC7VX690T FPGA上实现,与基于坐标旋转数字计算方法(CORDIC,Coordinate Rotation Digital Computer)的求模IP核相比,逻辑资源降至约50.1%,乘法器资源零消耗,输出延迟仅3个时钟周期,流水运算最高频率可达240MHz。     

高速高精度固定角度旋转CORDIC算法的设计与实现

固定角度旋转的CORDIC(Coordinate Rotation Digital Computer)算法已经广泛的应用于高速数字信号处理、图像处理、机器人学等领域.针对固定角度旋转CORDIC算法在相位旋转过程中,存在数据吞吐率较高、占用硬件资源较多且资源消耗量大等缺点,提出了利用混合CORDIC算法,将角度旋转分为单向角度旋转和一次角度估计旋转两部分.本文根据欠阻尼理论,将固定角度旋转采用单向旋转CORDIC算法实现,减少了流水线的级数和迭代符号位的判决,然后通过对角度估计旋转的二进制表示,修正常数因子,再根据角度映射关系进行相关处理,完成高速高精度坐标旋转.最后在硬件平台上进行了仿真实验.实验结果表明,在误差范围一定的前提下,混合算法进一步的减少了迭代次数,并且资源消耗较低,提高了数据吞吐率.     

一种位级流水线乘法器的设计

本文提出一种位级流水线乘法器的设计方法。在算法上考虑了无符号数与符号数各种组态的乘法运算;采用并行的半脉动阵列结构,节省了大量寄存器;使用带寄存的多米诺电路型式,减少了器件数、提高了速度并降低了功耗。按这种方法设计的8×8乘法器所需器件数少于3000个,采用2μmCMOS工艺可以达到100MHz以上的流水线工作频率。     

一种CORDIC算法优化及32位浮点反正切函数FPGA实现

通过对反正切函数实现算法的研究,在传统CORDIC算法的基础上,提出了一种以超前进位加法器为基本单元的迭代结构,双时钟输入,完成了反正切函数的ASIC电路设计。该算法采用TSMC55 nm工艺,在Synopsys/syn10.12环境中综合实现。该算法的关键路径由原来的2.9 ns提升至1.3 ns,最高运算频率可以达到769 MHz,即优化后的CORDIC算法比优化前速率提高了2倍多。     

基于CORDIC算法的数字下变频

采用CORDIC算法设计实现数字下变频（DDC）。该设计方法克服了传统的数控振荡器（NCO）查找表（LUT）大的缺点,且该算法模块同时实现数控振荡器和混频器的功能,省去了2个硬件乘法器。这种方法能够有效地提高信号处理效率,减小硬件实现的代价,通过仿真证明了该方法的有效性和高效性。最终实现的下变频模块可以工作在200MHz的系统时钟之下,占用FPGA资源约9％。     

基于改进CORDIC算法的数字预失真实现

针对传统CRODIC算法存在的角度扩展、迭代复杂度等问题,在旋转模式下提出一种改进型CORDIC算法。对于旋转角度范围的扩展,采取将向量限制在第一和第四象限,旋转最后再根据输入向量符号判断旋转角度值;对于迭代复杂度,采用跳跃旋转方式来减少迭代次数。最后在Quartus软件上实现了该改进算法,并且将改进后的CORDIC算法应用于数字预失真技术,在FPGA上设计实现。仿真与实验结果表明:与传统的CORDIC算法相比,改进算法减少了硬件的开销,运算速度和精度都有很大改进,能够快速提取预失真参数,显著提高功率放大器的线性度。     

一种多通道直接数字频率合成器的设计

基于直接数字频率合成(DDS)的原理,设计实现了四通道的直接数字频率合成器。其内部集成四路DAC,最高工作频率达到500 MHz。分析实现相位幅度转换的CORDIC算法原理并进行算法改进,降低了整体电路的功耗。     

基于CORDIC算法的高速可配置FFT的FPGA实现

论述了一种用于星载合成孔径雷达(SAR)星上数据实时自主处理系统中的高性能FFT的FPGA实现.采用CORDIC算法实现复数乘法,降低了系统的复杂性,提高了运算速度,并提出一种新型便捷的旋转因子产生方法,无需额外的ROM资源.采用块浮点的数据类型,有效避免了大点数FFT的溢出问题.运算点数可配置,能够实现64～32k点,实部、虚部均为16bit数据的FFT运算.整体设计采用16点并行流水结构,提出了适用于16通道并行读写的无冲突地址产生方法.最高工作频率可达118.89MHz,100MHz频率下,1024点FFT的计算时间仅为4.48μs,完全满足高速实时的运算要求.     

多模式CORDIC算法结构改进与实现

本文对计算反正余弦函数的CORDIC算法的迭代结构进行了改进,并在此基础上完成多模式CORDIC算法的实现.通过重新设定初始旋转向量避免了前两级迭代,通过修改向量旋转方向的判决条件对原算法的误差进行了校正,在增加了很少资源的情况下将正余弦运算和反正余弦运算统一到同样的迭代结构中并予以实现.实现结果表明改进后的算法反正余弦运算结果有更高的运算精度,在两种运算函数都需要的应用中能够有效减少的硬件资源占用.     

改进型CORDIC算法的研究与实现

CORDIC的运算速度问题是研究的热点。为了解决CORDIC运算速度慢的问题,采用跳过零点思想,跳过输入相位值中为0的位,有效的减少了迭代次数。利用ISE仿真技术多次仿真综合。验证出改进型的CORDIC算法,在保证算法的运算精度基础上,明显地改善了CORDIC的运算速度,尤其针对于一些特殊的旋转角度,利用极少的旋转就达到结果。最终利用FPGA实现改进后CORDIC算法。     

基于CORDIC变换实现任意点MDCT与IMDCT的算法

改进离散余弦变换(MDCT)与其反变换(IMDCT)是当今主流音频压缩标准中普遍采用的时频变换单元,也是计算量最密集的模块之一。传统的解决办法是采用基于旋转坐标变换(CORDIC)的FFT快速算法完成,但这要求MDCT变换点数为2次幂。提出了1种基于CORDIC变换实现任意点数的MDCT算法,不需要ROM存储三角函数值,可应用在支持多个标准的硬件框架中。     

浮点指数函数的设计与实现

设计了一种用于现代雷达系统的指数函数。设计中,浮点数格式均采用IEEE-754标准32位单精度表示[1]。采用Table-driven算法实现浮点指数函数的运算。为了简化硬件的实现并提高算法实现的精度,引入了CORDIC算法。基于这两种算法结构,提出一种改进结构。采用Verilog语言描述,通过ModelSim6.5b进行仿真,结果表明,在一定的数据范围内,改进后指数函数运算结果的相对误差是传统方法的40%。在TMSC 65nm工艺下综合,频率达到483MHz,满足系统的工作频率要求。