把大学作为推广普及FPGA之源

当ASIC越来越不能适应灵活应用的需求以及通用产品对低成本的要求逐渐提升,FPGA大量蚕食曾经ASIC的市场,越来越多的设计者将重心转向FPGA,这其中包括很多ASIC设计工程师.     

从ASIC到FPGA的转换系统时钟设计方案

基于原型验证的需要和FPGA对ASIC市场的取代．越来越多的ASIC设计需要移植到FPGA＆来实现。然而,ASIC与FPGA在内部结构上差异很大,尤其是时钟结构,在移植过程中需要特别注意。文中以Xilinx公司的Vitrex-4 FPGA为例,对比了ASIC与FPGA的时钟结构,给出了门控时钟、生成时钟和多FPGA时钟同步在设计转换过程中的处理方法。     

基于TotalRecall技术ASIC的FPGA原型验证

芯片设计中一个非常重要的环节是验证.随着FPGA技术的迅速发展使基于FPGA的原型验证被广泛的用于ASIC的开发过程,FPGA原型验证是ASIC有效的验证途径,但传统FPGA原型验证的可视性非常差.为了解决传统FPGA原型验证可视性的问题,验证工程师采用了结合TotalRecall技术的FPGA原型验证方法对一款鼠标芯片进行验证.获得该方法不仅能提供100％的可视性,还确保FPGA原型验证以实时硬件速度运行.该方法创新了ASIC的验证方法学.     

FPGA的实时测试

高速数字产品的设计者们面临着测试方面令人生畏的挑战.设计团队必须在严格的项目进度和有限的预算下设计出全新的功能和实现前所未有的品质.于是,FPGA正发挥着越来越重要的作用.ASIC的开发本身更为缓慢,仿真是其中心任务,保证ASIC第一次就能正常工作显得非常关键;快速的FPGA则与之不同,其开发以反复的系统内测试为中心.设计团队若使FPGA设计具有可测性的话,则可以削减数周、甚至数月的开发时间.     

航天型号元器件选用策略

元器件是航天型号的基础单元,只有奠定了牢固的基础,才能保证航天型号更好、更快地发展。航天型号工程具有前期验证严格、后期服役周期长的特点,因此,元器件的合理选用至关重要。结合航天型号的特殊要求,通过对元器件的降额设计要求、质量等级要求、空间适用性要求等给出元器件选用过程的控制办法;同时从元器件的应用可靠性角度出发分别介绍了集成电路、二极管、电阻器、光电子器件、继电器、电容器、电连接器及定制元器件选用控制要求,通过元器件的选用保证其应用可靠性,促进航天产品的综合质量与可靠性提升。     

ASIC设计自动化最新工具—FPGA开发系统

本文介绍了ASIC设计自动化最新工具——FPGA开发系统的软、硬件支撑环境,FPGA的概况,特点和基本结构,FPGA系列器件和工作频率以及在微机FPGA开发系统上如何进行ASIC电路的设计,最后给出一个设计实例的流程。     

FPGA到ASIC转换:从原型到生产

许多工程师都采用这样的传统方法:利用FPGA进行设计,然后在产品需要更大批量或更高性能的时候再将设计转换为采用ASIC。这种做法的问题在于FPGA是标准产品,有固定的设计约束和要求,以及定义明确的标准功能和越来越多的免费可选功能。将FPGA设计转换为采用不同设计约束和有不同成本构成因素的ASIC器件可能意味着效率降低,因为FPGA器件中的许多“免费”选择,在ASIC中都需要一定的成本或性能代价。反过来,由于在整个设计周期中精力都集中于FPGA器件,因此可能不得不忽略许多只有ASIC才能提供的特性,从而限制了设计自由度并增加了…     

FPGA与ASIC之兼容设计

为了利用FPGA和ASIC设计各自的优点,很多设计首先通过FPGA来实现,再根据需求转换成ASIC实现,同时更多的ASIC设计为了降低风险和成本,在设计过程中会选择使用FPGA进行功能验证。这就需要设计能在两者之间互相转换,怎样使电路设计以最快的速度、最小的代价来满足这一转换,本文提出了一些兼容设计方法,并进行了分析,最后给出了兼容设计实例,设计实践表明这些设计方法对FPGA与ASIC的兼容设计是行之有效的。     

FPGA在ASIC设计流程中的应用

本文介绍了FPGA器件在ASIC芯片开放中的应用,通过仿ASIC的FPGA在系统验证板在实际硬件环境中的验证可以弥补ASIC设计流程中仿真的不足,通过该验证也可以加快ASIC设计且降低由于逻辑问题所造成ASIC开发中的成本损耗。     

从FPGA到ASIC的风险与对策

由于FPGA的种种优点,越来越多的电子设计师在初次设计电子产品时选择FPGA来完成电路的prototype设计。然后,再在必要时将prototype设计从FPGA转换成ASIC。在此转换过程中有一定的风险,如ASIC电路的复位、时钟树的设计、封装形式的选择以及可测性设计等。文中讨论了这些风险,并给出了减少这些风险的解决方案。     

平台FPGA的发展带来了什么?

当今多平台FPGA动摇ASIC/ASSP供应商. 有关FPGA是否是ASIC和ASSP可行替代品的争论已经持续了近十年.iSuppli、GartnerDataquest及其它业界分析师的研究表明当前正处在ASIC设计新客户不断减少,FPGA设计新客户不断增多的趋势当中.     

DC FPGA挑战原型设计难题

当前的ASIC设计人员正面临众多的原型设计难题。大部分ASIC原型需要利用目前已有的最大规模、最先进的FPGA。这些FPGA极其复杂，需要一套类似于ASIC的方法学。许多诸如此类的ASIC原型设计必须以全速运行，而对于无线设计来说尤其如此，因而对时序效果品质(QoR)的要求是十分苛刻的。除此之外，     

利用S2C Stratix IV TAI LM进行SoC原型验证的方法学

FPGA原型验证是一种在FPGA上搭建SoC和ASIC设计原型的方法学,可以方便的进行硬件验证和早期软件开发。此方法学也称为ASIC原型验证或SoC原型验证。在FPGA上搭建SoC和ASIC设计原型已经成为验证硬件设计和早期软硬件协同设计的主流方法学。现在的设计者都已经认识到了FPGA原型验证的重要性,但是设计者在进行FPGA原型验证的时候常常要面临许多挑战和困难.     

Xilinx FPGA抗辐射设计技术研究

针对Xilinx FPGA在航天应用中的可行性,文章分析了Xilinx FPGA的结构以及空间辐射效应对FPGA的影响,结合实际工程实践给出了提高其可靠性的一些有用办法和注意事项,如冗余设计、同步设计、自检等.表明配置信息的周期刷新和三模冗余设计是减轻单粒子效应的有效方法.     

FPGA和ASIC的电源管理方案

在 FPGA或 ASIC 系统设计中,电源管理是特别需要慎重考虑的关键问题之一。由于不同的系统有不同的要求,再加上 FPGA或ASIC的复杂性和利用率也不尽相同,因此,最佳的电源配置也各不相同。本文介绍了在 FPGA 和 ASIC 的电源管理设计中需要考虑的一些问题。     

增强版FPGA综合方案解决原型设计难题

Synopsys公司最近针对使用高端FPGA进行ASIC原型设计推出了新的FPGA综合方案--Design Compiler FPGA(简称DC FPGA),为ASIC原型的实现提供了符合行业标准的增强型ASIC解决方案、最佳电路时序和最快捷途径.     

FPGA多标准可配置Ⅰ/O接口电路设计

随着FPGA使用的工艺尺寸逐渐减小和芯片设计技术的逐步完善,FPGA与ASIC之间性能差异也逐渐减小.正因为如此,越来越多的研究开始集中于FPGA中CLB的内部结构与FPGA的布线算法优化.但是,针对FPGA多标准兼容可配置I/O的研究却极少.文章提出了一种能够同时满足多标准接口应用与可动态配置要求的I/O接口电路结构,并已将其应用在某款采用华虹NEC 0.22,μm工艺的FPGA芯片中.仿真证明,该结构满足设计要求,接口电路性能优于Xilinx的类似结构.     

结构化ASIC冲击传统市场Altera HardCopy Ⅱ实现更多收益

ASIC与FPGA两者不同的特性造就了它们在不同市场的应用--ASIC被用于大批量的专用产品,以便尽可能摊薄高额的设计与制造成本,从而实现良好的性价比;FPGA虽单价昂贵,但由于其可编程的灵活性而广受小批量应用的青睐,很多时候还被用于ASIC设计中的原型验证.Altera的第三代结构化ASIC HardCopyⅡ系列则可打破两者泾渭分明的界限,既可提供FPGA的灵活性又具有标准单元ASIC的性能,能同时满足成本、性能要求和及时面市的目标.     

FPGA设计成功的新模式——在北京“电子设计自动化与测试会议”上的讲演稿

随着集成电路线宽不断缩减,现场可编程逻辑的密度不断呈指数增长.目前,10,000门(可用)设计可以方便地纳入单一现场可编程门阵列(FPGA)芯片.这意味着,FPGA设计人员将进入集成系统设计领域,就象ASIC设计人员在80年代中期所做的那样.这一转变要求一种新的设计模式,并把这种转变从门级方法推向高级方法.FPGA设计人员现在面临着同样局面.本文首先探讨FPGA设计突破10,000门大关后所面临的设计问题.然后阐明FPGA设计成功的新模式,以及为这种模式优化的FPGA关键特性.ASIC和FPGA发展趋势随着集成电路线宽不断缩减,加工工艺的定标规则(scaling rules)已使门密度呈指数增加,延迟直线下降.自1985年以来,“标称”ASIC(门阵列和基     

多片大规模FPGA的ASIC原型验证平台快速设计方法

近年来,ASIC设计规模的增大,在带来实现高性能芯片系统可能性的同时,也带来了前所未有的芯片验证问题。一片容量最大的FPGA通常已不足以容下百万、千万门级的逻辑设计,将整个设计分割到多片FPGA中,FPGA之间通过AHB、APB、AXI及PLB等高速总线互联,成了大规模ASIC或系统级芯片（SoC）验证的唯一选择。多片大规模FPGA的ASIC原型验证平台的复杂度与规模迅速增加,在最短的时间内完成一次性成功的平台设计任务,这对系统工程师的设计方法提出了严峻的挑战。传统的设计方法几乎不可能满足苛刻的设计周期的要求。鉴于此,本文提出了一种新的多FPGA的ASIC原型验证平台的快速设计方法-采用Allegro FPGA System Planner（FSP）工具以及自主开发的宏脚本,该方法在管脚分配、页端口互联以及层次化设计的顶层处理等方面都能自动实现,与传统方法比,只需要约1/4的原理图设计时间,自动化程度高,不易出错。