FPGA与ASIC之兼容设计

为了利用FPGA和ASIC设计各自的优点,很多设计首先通过FPGA来实现,再根据需求转换成ASIC实现,同时更多的ASIC设计为了降低风险和成本,在设计过程中会选择使用FPGA进行功能验证。这就需要设计能在两者之间互相转换,怎样使电路设计以最快的速度、最小的代价来满足这一转换,本文提出了一些兼容设计方法,并进行了分析,最后给出了兼容设计实例,设计实践表明这些设计方法对FPGA与ASIC的兼容设计是行之有效的。     

ASIC设计自动化最新工具—FPGA开发系统

本文介绍了ASIC设计自动化最新工具——FPGA开发系统的软、硬件支撑环境,FPGA的概况,特点和基本结构,FPGA系列器件和工作频率以及在微机FPGA开发系统上如何进行ASIC电路的设计,最后给出一个设计实例的流程。     

增强版FPGA综合方案解决原型设计难题

Synopsys公司最近针对使用高端FPGA进行ASIC原型设计推出了新的FPGA综合方案--Design Compiler FPGA(简称DC FPGA),为ASIC原型的实现提供了符合行业标准的增强型ASIC解决方案、最佳电路时序和最快捷途径.     

FPGA及其设计方法

主要介绍了当前在专用集成电路(ASIC)领域中发展很快的一种半定制电路——现场可编程门阵列(FPGA)。首先简要介绍FPGA开发周期短、价格低、设计灵活等主要特点及其现场可编程的基本工艺结构,然后特别针对美国Xilinx公司的FPGA,详细介绍用FPGA软件开发系统设计实现ASIC电路的基本过程和方法。     

DC FPGA综合方案解决原型设计的棘手难题

Synopsys公司最近发布了Design Compiler FPGA (DCFPGA),这是一套新的FPGA综合产品,主要面向使用高端FPGA进行ASIC原型设计的工程师。DCFPGA基于Synopsys的DesignCompiler技术构建,并与新的Adaptive Optimization(适应性优化)技术相结合,通过一套公用的ASIC和FPGA流程,为设计者实现原型设计提供了一套符合行业标准的增强ASIC解决方案、最佳电路时序效果和更快捷的途径。 原型设计可以尽早引入软件调试,加快软硬件协同仿真,降低投片风险和投片次数,更快地集成综合,缩短上市时间。但是,原型设计面临众多的设计难题。ASIC原型设计必须以全速运行,而对于无线设计来说尤其如此,因而对时序效果品质(QoR)的     

编辑观点

目前,以灵活性见长的FPGA在市场上的表现,相对于低迷沉闷的ASIC来说,显得十分活跃,在工程师中人气指数很旺。随着工艺技术发展到纳米阶段,ASIC迅速攀升的前期开发成本高达上百万美元;设计过程中解决串扰、耗电设计模块布局和电源电路合理布局等问题需要价格高昂的开发工具;较长的开发周期及由此导致的上市周期长的弱点,在很大程度上削弱了其与系统设计工程师的“亲和力”,同时也为FPGA的插入提供了更多的市场机会。除上述因素外,产品差异化及低风险的需求也为FPGA在与ASIC的竞争中添加了更多筹码。全球领先的各FPGA厂商相继推出…     

平台FPGA的发展带来了什么?

当今多平台FPGA动摇ASICASSP供应商。有关FPGA是否是ASIC和ASSP可行替代品的争论已经持续了近十年。iSuppli、GartneDataquest及其它业界分析师的研究表明当前正处在ASIC设计新客户不断减少,FPGA设计新客户不断增多的趋势当中。基于90nm工艺制造的下一代平台FPGA器件极大地扩展了高性能处理和系统集成的功能选择。随着一些新的应用解决方案的制定它们将继续推动ASIC设计新客户进一步减少。新千年伊始,业界第一款平台FPGA Xilinx Virtex-II和Virtex-IPro器件的推出引发了新一轮的争论。这些高性能器件,凭借其灵活的器…     

SYNOPSYS新推FPGA综合方案

Synopsys公司发布DesignCompilerFPGA(DCFPGA),这是一套新的FPGA综合产品,主要面向使用高端FPGA进行ASIC原型设计的设计师。DCFPGA基于Synopsys的DesignCompiler技术构建,并与新的AdaptiveOptimization(适应性优化)技术相结合,通过一套公用的ASIC和FPGA流程,为设计者实现原型设计提供了一套符合行业标准的增强ASIC解决方案、优秀的电路时序效果和快捷的途径。截至目前,已有超过40家客户购买了DCFPGA,并已顺利完成了20个原型设计。DCFPGA与DesignCompiler的兼容性实现了ASIC和FPGA设计环境的集成。DCFPGA能够…     

Synopsys推出新的FPGA综合方案

Synopsys公司日前正式发布了Design Compiler FPGA(DCFPGA)，这是一套新的FPGA综合产品，主要面向使用高端FPGA进行ASIC原型设计的设计师。DCFPGA基于Synopsys的Design Compiler技术构建，并与新的Adaptive Optimization(适应性优化)技术相结合，通过一套公用的ASIC和FPGA流程，为设计者实现原型设计提供了一套符合行业标准的增强ASIC解决方案、最佳电路时序效果和最快捷的途径。     

找出最佳的ASIC解决方案

兼具结构性与平台性的ASIC电路已经成为了一种中间解决方案,它天衣无缝地填补了FPGA电路与标准单元ASIC电路之间无法衔接的差距。而造成这一不断扩大的差距的背后主因,即不断缩小的制程技术,正成为ASIC和FPGA供应商都乐于采用的技术。     

FPGA设计转换

本文主要论述FPGA(现场可编程门阵列)至其它ASIC实现方式,如门阵或标准单元的设计转换;介绍了设计网表转换,网表优化途径;同时,还讨论了不同厂家FPGA设计之间的转换。提出了适用于不同工艺的转换以及同种工艺不同库之间转换的设计转换思想。     

FPGA在ASIC设计流程中的应用

本文介绍了FPGA器件在ASIC芯片开放中的应用,通过仿ASIC的FPGA在系统验证板在实际硬件环境中的验证可以弥补ASIC设计流程中仿真的不足,通过该验证也可以加快ASIC设计且降低由于逻辑问题所造成ASIC开发中的成本损耗。     

ASIC的技术发展与接口

本文首先介绍了专用集成电路（ASIC）的各种定义,接着综述了ASIC和FPGA的技术发展,分析了ASIC和FPGA的异同。在分析ASIC设计流程的基础上,给出了ASIC的各种接口。     

SDH专用集成电路的FPGA验证

在专用集成电路的设计中,采用ＦＰＧＡ来验证专用集成电路的功能是一个重要而必不可少的过程,本文介绍了用２片Ａｈｅｒａ公司的ＦＬＥＸ１０Ｋ系列ＦＰＧＡ验在规模 和集成电路功能的过程,给出了在和集成电路设计中充分利用工具和原有集成电路的设计成果进行ＦＰＧＡ验证的步骤,并提出了如何解决验证过程中遇到的一些疑难问题。     

FPGA vs. ASIC for low power applications

Field Programmable Gate Array (FPGA) are becoming more and more popular and are used in many applications. However, it is well known that the performance is limited comparing to full ASIC implementation, but for many applications the speed requirements fit the ones provided already by existing FPGA circuits. Power consumption seems to be one of the most important limiting factor and so far it is in favour of Application Specific Integrated Circuits (ASIC) [Varghese Georges, Jan M. Rabaey, Low-Energy FPGA, Architecture and Design, Kluwer Academic Publishers, 2001; Tadahiro Kuroda, Power-Aware Electronics: Challenges and Opportunities, Tutorial at FTFC 2003, Paris, May 2003]. In this paper, we will present results obtained by characterizing various circuits implemented using both FPGA and ASIC technologies in order to determine the power consumption ratio and evaluate the efficiency of the power optimization techniques such as clock gating [Amara AMARA, Philippe Royannez, VHDL for Low Power, (Chapter 11), Low Power Electronics Design, Edited by Christian Piguet, CRC Press 2005; Luca Benini, Giovanni De Micheli, Dynamic Power Management, Kluwer Academic Publishers, 1998].We have started a study in order to compare the power consumption of two Intellectual Property (IP), a counter circuit and an image transform circuit. Both circuits have been implemented using FPGA Family circuits from ALTERA and Hardware Copy of the circuits which are close to the ASIC implementation. A full ASIC implementation using UMC 0.13 μm have be also characterized in terms of power.FPGA power consumption estimation flow is based on ALTERA tools (QuartusII) that provide accurate overall power consumption for a set of input stimuli, on various targets: FPGA families and Hardware Copy. ASIC power consumption estimation flow is based on Synopsys Power tools.     

FPGA and ASIC implementation of robust invisible binary image watermarking algorithm using connectivity preserving criteria

Digital watermarking is the process of hiding information into a digital signal to authenticate the contents of digital data. There are number of watermarking algorithm implemented in software and few in hardware. This paper discusses the implementation of robust invisible binary image watermarking algorithm in Field Programmable Gate Array (FPGA) and Application Specific Integrated Circuits (ASIC) using connectivity preserving criteria. The algorithm is processed in spatial domain. The algorithm is prototyped in (i) XILINX FPGA (ii) 130 nm ASIC. The algorithm is tested in Virtex-E (xcv50e-8-cs144) FPGA and implemented in an ASIC.     

基于TotalRecall技术ASIC的FPGA原型验证

芯片设计中一个非常重要的环节是验证.随着FPGA技术的迅速发展使基于FPGA的原型验证被广泛的用于ASIC的开发过程,FPGA原型验证是ASIC有效的验证途径,但传统FPGA原型验证的可视性非常差.为了解决传统FPGA原型验证可视性的问题,验证工程师采用了结合TotalRecall技术的FPGA原型验证方法对一款鼠标芯片进行验证.获得该方法不仅能提供100％的可视性,还确保FPGA原型验证以实时硬件速度运行.该方法创新了ASIC的验证方法学.     

Word-Length Aware DSP Hardware Design Flow Based on High-Level Synthesis

Multimedia applications such as video and image processing are often characterized as computation intensive applications. For these applications the word-length of data and instructions is different throughout the application. Generating hardware architectures is not a straightforward task since it requires a deep word-length analysis in order to properly determine what hardware resources are needed. In this paper we suggest an automated design methodology based on high-level synthesis which takes care of data word-length and interconnection resource cost in order to generate area and power efficient fixed-point architectures for DSP applications. Both ASIC and FPGA technologies are targeted. Experimental results show that our proposed approach reduces area by 6% to 42% on FPGA technology and by 9% to 48 % on ASIC compared to previous approaches. Power saving can reach up to 44% on FPGA technology and 36% on ASIC.     

基于ATtiny12的专用存储芯片的设计与实现

ASIC芯片全定制费用高、风险大、周期长，因此在全定制之前一般先用FPGA或CPLD等可编程逻辑器件做功能验证。但在一些空间极为有限、成本极低的应用场合，采用FPGA或者CPLD显然不是最佳的解决方案。而利用体积小、性能强、成本低的单片机实现芯片全定制将是一个不错的选择。按此设想，文章给出了一种基于微处理器的科学、经济、快速的ASIC芯片功能验证方案，并成功设计出用于某通信设备中的专用加密芯片。