基于可编程器件的任意进制计数器的设计方法

采用可编程器件设计电路,利用MAX+plus Ⅱ设计软件中LPM元件库所提供的lpm_counter元件,实现任意进制计数器的设计.该计数器电路与结构无关,可编程器件的芯片利用率及效率达到最优,加快复杂计数器设计进程,减少调试时间,优化系统设计.     

基于FPGA的点阵显示电子计时器设计

本文介绍基于FPGA的点阵显示电子计时器的设计,该设计较多地综合数字逻辑电路知识,将门电路、变量译码器、数据选择器、计数器和只读存储器应用于工程,变量译码器作为数据分配器使用。把它作为可编程器件开发的教学实验课题具有实用性和趣味性,可进一步提高数字逻辑电路和可编程器件应用的实验教学水平。     

应用VHDL语言在PLD器件上设计实现可编程计数器

研究用VHDL语言采用TOP TO DOWN设计方法实现了一种可以完成二进制、十进制、可逆计数功能的可编程计数器；采用MAX＋PLUSII集成开发环境编辑、综合、仿真，并下载到PLD器件中，经仿真和实际电路测试，该计数器性能可靠。     

基于可编程逻辑器件的数字电路设计

可编程逻辑器件的出现,使得传统的数字系统设计方法发生了根本的改变,所以有必要介绍一下基于可编程逻辑器件的数字电路设计方法.以计数器的实现方法作为实例,介绍了采用原理图和硬件描述语言两种方法作为输入,实现计数器的方法,并描述了编译仿真的方法,给出了对应的仿真结果.采用熟悉的器件为例,使基于可编程逻辑器件的数字电路设计方法更容易理解掌握.     

基于FPGA芯片的数字频率计设计

介绍了一种利用EDA技术设计的数字频率计。目前流行的EDA软件平台是美国Altera公司的Max＋P1usⅡ可编程逻辑器件开发系统。本文采用自顶向下的设计方法，对数字频率计的核心——十进制计数器和测频控制信号发生器进行设计，其特点是将数字频率计的电路集成在一块大规模可编程逻辑器件（FPGA）芯片上。该方法改变了以往数字电路小规模多器件组合的设计，而且设计周期短，内部电路模块具有可移植等特点。与用其他方法做成的频率计相比，其体积更小、性能更可靠。     

用 EPLD芯片 ATV750设计的一种可编程计数器

ATV750是ATMEL公司生产的一种可擦除可编程逻辑器件EPLD（Erasable Programmable Logic Device)。用ATV750设计的可编程计数器,具有模值范围大的特点,文中给出了用ATV750设计的可编程计数器的设计原理和方法,同时给出详细的源程序。     

基于FPGA的可编程定时器/计数器8253的设计与实现

本文介绍了可编程定时器／计数器8253的基本功能，以及一种用VHDL语言设计可编程定时器／计数器8253的方法，详述了其原理和设计思想，并利用Altera公司的FPGA器件ACEX 1K予以实现。     

用ISP实现ZDT计数器

该文在简介ISP(在系统可编程逻辑器件)技术的基础上,通过以ZDT(无死区)计数器的具体电路作为例子,介绍如何用ISP技术来实现其电路功能,做成专用的集成块。     

基于FPGA的数控分频器的实现

在数字逻辑电路设计中,分频器是一种基本电路。通常用来对某个给定频率进行分频,以得到所需的频率。整数分频器的实现非常简单,可采用标准的计数器,也可以采用可编程逻辑器件设计实现。文中的设计利用VHDL硬件描述语言的编程方式,通过MAX＋PLIS（Ⅱ）开发软件和ALTERA公司的FLEX系列EPF10K10LC84-4型FPGA方便地完成了各种类型分频比电路的设计。     

可编程定时计数器D8254—2在频率测量中的应用

D8 2 5 4 2是可编程定时计数器 ,它具有控制方便、用户编程灵活、兼容性好等特点。文章利用它作为核心器件 ,辅以外围扩展电路 ,用等精度的测量原理 ,实现了基于PCISA总线的高精度、宽范围频率测量卡的设计。     

基于FPGA的按键消抖电路设计方法的研究

采用了VHDL语言编程的设计方法,通过FPGA来实现按键消抖的硬件电路。论述了基于计数器、RS触发器和状态机3种方法来实现按键消抖电路,并给出仿真结果。通过下载到CycloneEP1C6T144芯片中进行验证,表明这3种方法设计的消抖电路都能够实现电路功能,其中有限状态机的方法更能确保每一次按键操作后准确输出按键确认信号,且性能稳定。     

基于PIC16F877A的方波信号发生器电路设计

方波信号是数字电路中非常重要的信号源,其产生方法有很多途径。本设计是基于MPLAB IDE平台通过对方波信号发生器的电路分析,介绍了方波信号的产生原理和软件实现过程,并利用PIC单片机的定时器/计数器技术对PIC16F877A进行编程;通过对TMR0模块进行设置,使其分频比改变,产生8种不同频率的方波信号,同时改变初始值,产生任意频率的方波信号。     

Design of ternary counter based on adiabatic domino circuit

By researching the ternary counter and low power circuit design method, a novel design of low power ternary Domino counter on switch-level is proposed. Firstly, the switch-level structure expression of ternary loop operation circuit with enable pin is derived according to the switch-signal theory, and the one bit ternary counter is obtained combining the ternary adiabatic Domino literal operation circuit and buffer. Then the switch-level structure expression of enable signal circuit is derived, and the four bits ternary counter is obtained by cascade connection. Finally, the circuit is simulated by Spice tool and the output waveforms transform in proper order indicating that the logic function is correct. The energy consumption of the four bits ternary adiabatic Domino counter is 63% less than the conventional Domino counterpart.     

基于Multisim的集成计数器及应用逻辑功能的仿真

在数字电路的教学中,集成计数器是一个重点无疑也是一个教学难点.本文以典型的74LS161N同步四位二进制计数器为例,用Multisim12软件对其进行功能仿真,并运用反馈清零法和反馈置数法设计十进制计数器,用同步和异步级联设计六十进制计数器来讲述任意进制计数器的设计方法,该设计方法灵活直观,可以非常直观的将电路和输出状态展现在屏幕上.通过该方法的学习,可加深学生对计数器的理解,提高学生的电路设计和实践动手能力.     

基于整体性认识的中规模集成计数器教学新思路

本文指出了中规模集成计数器的三个特点，提出带引脚关系描述的逻辑功能表有助于我们对集成计数器的认识建立一个全局的概念。并且本文还讨论了基于MSI计数器时序电路的分析和设计方法。     

移位型计数器中反馈逻辑电路的设计

移位型计数器是以移住寄存器为主体构成的同步计数器。这类计数器具有电路连接十分简单．编码别具特色的特点，用途十分广泛。文中介绍了移位型计数器中反馈逻辑电路设计的基本思路，举例说明了移位型计数器实现的基本方法。     

New binary counter circuit

A new binary counter circuit is described. The relevance of the design to solid-circuit techniques is discussed, and the simplicity and performance of the circuit are compared with other binary counter circuits suitable for realisation in solid form.     

基于集成计数器的N进制计数器设计与仿真

计数器是一种重要的时序逻辑电路,广泛应用于各类数字系统中。介绍以集成计数器74LS161和74LS160为基础,用归零法设计N进制计数器的原理与步骤。用此方法设计了3种36进制计数器,并用Multisim10软件进行仿真。计算机仿真结果表明设计的计数器实现了36进制计数的功能。基于集成计数器的N进制计数器设计方法简单、可行,运用Multisim 10进行电子电路设计和仿真具有省时、低成本、高效率的优越性。     

基于CPLD的脉冲计数器设计

介绍了用CPLD HDL的EDA技术作为开发手段,实现对16通道脉冲信号计数的脉冲计数器的设计。该方法具有设计周期短,内部电路模块可移植的特点,解决了以往数字电路小规模多器件组合的设计瓶颈,经实际电路测试,该系统性能可靠。     

基于74LS160的N进制计数器仿真设计

针对任意进制（N进制）计数器的设计目的,采用反馈复零法对基于同步十进制计数器74LS160进行设计,分别采用异步清零法实现了6进制计数器和同步置数法实现7进制计数器的设计,通过应用EWB软件对所设计的电路进行仿真实验,仿真结果表明设计的计数器能实现所要求的N进制技术功能.最终得出采用反馈复零法可以实现进制计数器的结论.