一种π-旋转LDPC码的Min-Sum译码算法

π-旋转LDPC码结构规则,存储量少,易于硬件实现。给出一种新的π-旋转LDPC码编码、解码方法。根据校验矩阵的半规则化结构,给出校验矩阵行索引和列索引矩阵的构造方法。基于这种索引矩阵,给出一种运算量较少的编码、Min-Sum译码算法。这种编译码方法甚至不需要构造真正的H矩阵。     

几种LDPC码的性能比较

重点比较基于MacKay方法构造的随机LDPC码、具有准循环特点的LDPC码,以及π-旋转LDPC码的性能.通过计算机仿真比较可看出,这几种码在构造中都未考虑优化情况下,其性能差异不大.但是从编译码复杂度角度来看,π-旋转LDPC码和准循环LDPC码可以分别利用其奇偶校验矩阵中的双对角结构和移位循环结构来简化编译码,因而这两种较随机构造的码更易于硬件实现,更具有实际应用价值.     

几种LDPC码的性能比较

重点比较基于MacKay方法构造的随机LDPC码、具有准循环特点的LDPC码,以及π-旋转LDPC码的性能。通过计算机仿真比较可看出,这几种码在构造中都未考虑优化情况下,其性能差异不大。但是从编译码复杂度角度来看,π-旋转LDPC码和准循环LDPC码可以分别利用其奇偶校验矩阵中的双对角结构和移位循环结构来简化编译码,因而这两种较随机构造的码更易于硬件实现,更具有实际应用价值。     

π旋转LDPC码与高阶调制相结合的性能分析

低密度奇偶校验（LDPC）码具有译码简单、抗衰落性能好的特点，成为未来宽带移动通信的信道编码研究热点之一。一类π旋转LDPC码利用双对角线校验矩阵克服了以往LDPC码编码复杂度高的缺点；同时由于LDPC码的随机性，码长越长，其等效交织效果越明显。为了提高信道频带利用率，本文利用准规则π旋转LDPC码设计了一种不采用交织的高阶编码调制方案。     

一种改进的LDPC码译码算法

文中提出了一种改进的基于加权错误校验的LDPC码比特反转算法,该算法不需要软信息,译码时采用了设定判决门限的方法,减少了译码过程中的迭代次数和译码复杂度.仿真结果表明:对于高Girth、低码率的LDPC码,该算法达到了比多种利用软信息的比特反转算法更少的迭代次数和更优异的性能.     

LDPC码的有效编码算法研究

LDPC码编码结构中短环的存在，导致译码时的重复迭代，降低了译码性能。介绍了一种编码算法，该算法先通过Richardson和Urbanke提出的Efficient编码算法对LDPC码的校验矩阵优化，然后再主要研究其二分图中长度为4的短环，提出了一种校验矩阵H的消4-环算法。最终实现了降低编码的复杂度的同时，译码效率也得到提高。     

RS码与LDPC码的联合迭代译码

针对RS码与LDPC码的串行级联结构,提出了一种基于自适应置信传播(ABP)的联合迭代译码方法.译码时,LDPC码置信传播译码器输出的软信息作为RS码ABP译码器的输入;经过一定迭代译码后,RS码译码器输出的软信息又作为LDPC译码器的输入.软输入软输出的RS译码器与LDPC译码器之间经过多次信息传递,译码性能有很大提高.码长中等的LDPC码采用这种级联方案,可以有效克服短环的影响,消除错误平层.仿真结果显示:AWGN信道下这种基于ABP的RS码与LDPC码的联合迭代译码方案可以获得约0.8 dB的增益.     

一种高性能全分集LDPC码的构造方法

块衰落信道上全分集LDPC的构造与性能分析成为近期研究的热点。ML译码算法下全分集LDPC码可以通过设计列满秩的校验子矩阵来实现。然而,基于ML准则的全分集码字,采用迭代译码算法时,不能保证全分集。因此,该文通过设计特定结构的校验矩阵,实现了在迭代译码算法下能取得全分集的LDPC码,分析了其密度演化过程。 在此基础上,进一步研究了全分集LDPC码字结构与性能的关系,提出了提高全分集LDPC码编码增益的方法。仿真结果表明,该文构造的LDPC码不仅能够取得全分集,并且具有较高的编码增益。     

多码率多边类型LDPC码译码器的设计与实现

提出了一种固定码长的多码率多边LDPC码译码器,该译码器采用对校验比特信息进行间隔删余的算法实现其多码率译码,并设计了一种适合多码率多边LDPC码的部分并行译码结构。基于该结构在FPGA平台上实现了码长为640 bit,码率为0.5～0.8的多边LDPC码译码器。     

LDPC码中一种基于节点残余的BP译码算法

研究了基于变量节点传递到校验节点的信患残余的LDPC码BP译码(VC-RBP)算法.此算法是一种利用节点间残余信息动态调度的置信传播算法,有着译码速度快、误码率性能优良、复杂度较低的优点.类似于信息残余LDPC码的BP译码(RBP)算法,但在残余信息的计算时有所不同.仿真结果表明,该算法在误码率为10<'-4>、迭代次数为10时优于RBP算法0.28 dB.     

准循环LDPC码的部分并行译码算法

IEEE802.16e标准定义的准循环低密度奇偶校验(LDPC)码是一种线性分组码。针对LDPC码校验矩阵的稀疏准循环特性,对基于部分并行结构的归一化最小和(NMS)译码算法进行了研究,给出了译码信息量化和信息交换的方法。通过数值仿真验证了译码算法在高斯信道中的译码性能,并利用现场可编程门阵列(FPGA)对该译码算法进行了实现。     

级联LDPC码与空时分组码

研究了空时分组码与LDPC码相级联的性能。为了减少译码延时,把校验阵变换为下三角校验阵进行编码, 由于校验阵和生成阵满足一定的关系,因此可以在接收码字的同时,对子码进行译码。以便接收完整个码字时,再利用子码 的信息对整个码字进行迭代译码。     

低复杂度的LDPC码联合编译码构造方法研究

LDPC码因为其具有接近香农限的译码性能和适合高速译码的并行结构,已经成为纠错编码领域的研究热点。LDPC码校验矩阵的构造是基于稀疏的随机图,所以该类码字编码和译码的硬件实现比较复杂。以单位阵的循环移位阵为基本单元,构造LDPC码的校验矩阵,降低了LDPC码在和积算法下的译码复杂度。同时考虑到LDPC码的编码复杂度,给出了一种可以简化编码的结构。针对该方案构造的LDPC码,提出了消除其二分图上的短圈的方法。通过大量的仿真和计算分析,本文比较了这种LDPC码和随机构造的LDPC码在误码率性能,圈长分布以及最小码间距估计上的差异。     

一种简化的LDPC码BP译码算法的研究

低密度奇偶校验码(LDPC码)是一种逼近香农限的线性分组码,译码的复杂度较低;在LDPC码译码算法中性能较好的是置信传播译码(BP)算法,他能够在迭代译码过程中确定码字是否已译出,但是复杂度高,运算量大。采用一种改进的BP译码算法,在迭代译码过程中对校验节点的更新信息进行曲线拟合,以减小译码运算量,有利于硬件的并行实现,减少译码延时。仿真结果表明,改进的BP算法译码性能和原来的BP算法接近,而且复杂度较低。     

基于FPGA的LDPC码编译码器联合设计

该文通过对低密度校验(LDPC)码的编译码过程进行分析,提出了一种基于FPGA的LDPC码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM存储块,有效减少了硬件资源的消耗量。该方法适合于采用校验矩阵进行编码和译码的情况,不仅适用于全并行的编译码器结构,同时也适用于目前广泛采用的部分并行结构,且能够使用和积、最小和等多种译码算法。采用该方法对两组不同的LDPC码进行部分并行结构的编译码器联合设计,在Xilinx XC4VLX80 FPGA上的实现结果表明,设计得到的编码器和译码器可并行工作,且仅占用略多于单个译码器的硬件资源,提出的设计方法能够在不降低吞吐量的同时有效减少系统对硬件资源的需求。     

基于串行消息传递机制的QC-LDPC码快速译码算法研究

针对准循环LDPC(QC-LDPC)码基于洪水消息传递机制译码算法的不足,该文提出了一种快速的分组串行译码算法。该算法通过将LDPC码的校验节点(或变量节点)按一定规则划分成若干个子集,在每一轮迭代过程中,依次对各个子集中的校验节点(或变量节点)并行地进行消息更新,提高了译码速度。同时根据分组规则,提出了一种有效的分组方法,并通过分析发现基于循环置换阵的准循环LDPC码非常适合采用这种分组译码算法进行译码。通过对不同消息传递机制下准循环LDPC码译码算法性能的仿真比较,验证了在复杂度不增加的情况下,该译码算法在继承了串行译码算法性能优异和迭代收敛快等优点的同时,极大地提高了准循环LDPC码的译码速度。分析表明,分组串行译码算法译码速度至少为串行译码算法的p倍(p为准循环LDPC码校验矩阵中循环置换阵的行数或列数)。     

误码条件下LDPC码参数的盲估计

针对非合作信号处理中LDPC码（Low-Density Parity-Check）的盲识别问题,提出了一种容错能力较强的开集识别算法.该算法通过对码字矩阵进行高斯约旦消元找到汉明重量较小的"相关列",并根据"相关列"中所包含的约束关系求得LDPC码的校验向量,然后剔除"相关列"中为"1"位置对应的错误码字.若根据高斯约旦消元求校验向量和剔除错误码字进行迭代无法得到更多校验向量,则对得到的这些校验向量进行稀疏化,再进行译码纠错.最后,综合利用校验向量的求解,错误码字的剔除,校验向量稀疏化,LDPC码译码进行迭代,实现LDPC码校验矩阵的有效重建.仿真结果表明,对于IEEE 802.16e标准中的（576,288）LDPC码,在误比特率为0.0022时,本文算法仍可以达到较好的识别效果.     

一种QC_LDPC码译码器的设计

根据BP译码算法,设计了一种高速部分并行QC_LDPC码译码器结构,该结构适用于所有其校验矩阵具有准循环特性的LDPC码.针对传统BP译码器的结构复杂度高,系统运行频率低和吞吐率小等特点,本设计将BP译码算法中大量的复杂函数运算通过查找表的方法来实现;校验节点和变量节点的处理均采用5级流水线的方式;采用提前终止迭代译码策略.本设计能有效地减少译码器硬件实现复杂度,同时提高系统运行地频率和数据吞吐率.     

多进制（Q-ary）LDPC码的编译码原理

多进制(Q-ary)LDPC码是将二进制LDPC码一般化到有限域GF(q),其校验矩阵元素不再是(0,1),而是集合(0,1,…,q-1),其译码仍然采用高效的信度传递迭代译码算法.本文主要阐述了多进制LDPC码的编译码原理,并介绍了一种可简化译码的傅立叶变换译码算法.通过将多进制LDPC码的性能与二进制LDPC码和RS码的性能进行比较,可以看出多进制LDPC码在磁存储系统、下一代ADSL系统以及深空通信方面将是取代RS码的强有力的候选,有极其重要的应用价值.     

LDPC码BP译码算法研究

本文研究了LDPC码的译码。深入研究了概率域BP算法和LLRBP算法。通过计算机仿真,比较了不同码长和不同迭代次数对译码性能的影响。通过计算机仿真得到在LDPC译码过程中,LDPC码的码字越长,构造的校验矩阵中短周期就越短,性能提高就越为明显。同时得到在LDPC译码过程中,迭代次数越多,各节点获得的信息的准确性就越高,性能提高就越为明显。