基于程序执行轨迹的SoC软硬件划分方法

提出了基于程序执行轨迹提取加速模块的软硬件划分方法.利用热trace提取算法划分系统中关键的trace到硬件,使用分支断言构造原子执行单位,以较小的硬件代价获得较高的加速比.实验中,与采用模拟退火算法的指令级细粒度划分相比,获得的性能平均高9.6%,最终结果硬件面积小29%.     

一种新的自适应翻译单元构造算法

翻译单元的构造对动态二进制翻译系统的性能有着重要影响.本文提出一种新的硬件支持下的自适应翻译单元构造算法ATUC,动态监测程序执行,根据程序的执行特性动态自适应调整翻译单元的构造,提高翻译后代码的执行成功率,并尽可能提高翻译后代码效率.引入了硬件的连续提交地址缓冲,辅助二进制翻译软件进行程序执行特性监测,降低profile开销.SPEC2000程序模拟结果表明,ATUC算法对系统性能提高明显.分析表明ATUC具有很低的时间空间开销与硬件支持实现开销.     

一种基于 ESVW技术的新型载入存储队列设计

在超标量处理器设计中，SVW技术通过降低重新执行的载入指令数目提高系统性能。本文提出一种基于ESVW技术的新型载入存储队列设计方案，使得SVW结构中的SSBF不仅记录SSN值，同时记录存储地址和数值，重新执行的载入指令就可以从中获取数据而不必访问缓存，进一步降低指令的重新执行率。实验结果显示，最优情况下，超过99％的载入指令免于二次访问缓存，系统性能提高约2％。     

语义层次的协议格式提取方法

现有协议格式提取方法在语法层次对程序执行轨迹进行分析,字段识别结果可能存在冗余和冲突。为了提高字段识别准确率,提出了一种语义层次的协议格式提取方法。方法首先将执行轨迹中的二进制指令转换为语义等价的中间语言形式,并通过细粒度的动态污点分析跟踪字段语义解析过程,在此基础上,依据字段的语义不可分割性,利用语义层次的字段识别策略实现了协议格式提取。测试结果表明,该方法具有较高的识别精度和较低的分析复杂度。     

基于嵌套循环指令分析的片上存储器分配策略

本文提出了一种无Cache情况下基于嵌套循环指令分析的片上存储器(On-chip memory)分配策略.该策略分析程序中循环指令,控制划分粒度将所有函数切割成块,然后使用背包算法和优先级算法组合的分配算法,选择合适块放入片上存储器,达到优化程序性能的目的.实验结果表明,该策略能够显著提高程序性能,平均提高一倍,甚至更高,同时它能够预知优化后程序执行时间的变化,最高误差为2%.     

线程划分中的寄存器依赖问题分析

推测多线程主要针对编译器生成的指令进行线程划分,在控制流和数据流分析基础上,实现串行程序的自动并行化.模拟器作为检验线程划分算法的有效手段,不仅能验证程序执行结果的正确性,而且可以评估程序并发执行的加速比性能,进一步也可以反映线程划分算法的合理性.针对Olden Suite程序在模拟器上的运行时统计信息,分析线程划分中所存在的寄存器依赖问题.同时,结合实例详细讨论造成寄存器依赖的主要原因.最后,针对寄存器依赖问题提出一种改进的线程划分方法.     

AES加密算法在远程控制系统中的应用

在远程控制系统中,大量的数据以明文形式传输。为了解决远程控制系统中的数据安全问题,需要对数据进行加密之后再传输。分析了数据加密的方式和加密粒度,选择了高安全性能的AES算法作为加密算法。讨论了AES加密算法的结构和几种变换的过程,并根据实际应用设计了加密/解密模块的软件和硬件实现。采用C++语言实现可传输加密数据的上位机客户端和远程服务器,通过以太网和远程服务器控制单片机,单片机接收指令并通过硬件解密指令执行指令。实验结果表明,此实现方法较好地消除了安全隐患,同时又易于实现,为AES算法在嵌入式中的应用提供参考。     

一种JavaIC卡专用CPU结构研究

本文提出了一种针对Java卡虚拟机的硬件结构.Java卡虚拟机是Java语言与智能卡之间的接口,开发支持Java语言的智能卡对IC卡的发展十分重要.现有的智能卡中实现的Java卡虚拟机性能较差,本文给出一种基于Java卡虚拟机的专用CPU结构,该结构直接执行Java字节码,并采用了两条指令合并机制.文中将详细介绍所提出的硬件结构,包括指令集的选取,模块划分及各功能模块结构,并着重介绍硬件结构中的两条指令同时执行机制的实现.     

基于指令和存储器分析模型的性能分析方法

随着面向特定应用的系统集成芯片（Application-Specific SoC）大量涌现,在高层抽象级上分析应用软件在目标系统中的性能,对于指导底层设计,减少设计空间探索有着重要意义.本文基于指令执行流和内存访问流的分析,提出一种性能分析的新方法.该方法首先记录指令流和内存访问流,通过元素选取、匹配、解析,最终统计出指令执行时间和内存访问频度,进而分析系统性能.在系统设计早期应用该方法,不仅可以根据系统性能瓶颈针对性的指导底层硬件架构设计,而且可以精确分析系统性能.     

一种处理器无关的trace协处理器自动产生方法

本文提出了体系结构无关的程序热trace提取方法,把基于trace的软硬件划分从机器代码层次提高到了中间代码表示的控制数据流图层次,从而实现了处理器体系结构无关的trace协处理器自动产生方法;提出了基于散列签名的trace预测方法,支持包含环路结构的trace预测,提高了平均命中率.基于上述工作实现的协处理器自动产生...     

System Level Hardware/Software Partitioning Based on Simulated Annealing and Tabu Search

This paper presents two heuristics for automatic hardware/software partitioning of system level specifications. Partitioning is performed at the granularity of blocks, loops, subprograms, and processes with the objective of performance optimization with a limited hardware and software cost. We define the metric values for partitioning and develop a cost function that guides partitioning towards the desired objective. We consider minimization of communication cost and improvement of the overall parallelism as essential criteria during partitioning. Two heuristics for hardware/software partitioning, formulated as a graph partitioning problem, are presented: one based on simulated annealing and the other on tabu search. Results of extensive experiments, including real-life examples, show the clear superiority of the tabu search based algorithm.     

一种基于改进模拟退火算法的软硬件划分技术

提出一种应用于嵌入式系统软硬件划分的改进模拟退火算法.算法通过使用基于Cauchy分布的扰动模型和Tsallis接收准则来提高模拟退火算法的性能.通过对比经典的模拟退火软硬件划分技术以及实验结果的验证表明,使用改进模拟退火算法能加快划分的收敛,并且找到目标函数的最优值的概率也更大.     

改进多路软硬件划分算法的筛选法

文章提出筛选法对基于抽象体系结构模板的多路软硬件划分算法进行了改进,从而使整个软硬件划分-任务调度过程的时间大大缩短。该方法在原算法的软硬件划分和任务调度过程之间加入了一个筛选步骤,对软硬件划分结果的硬件面积进行预估,依据预估的结果进行筛选,筛选后满足要求的划分方案才进行调度,从而大大减少了调度过程的工作量。实验结果表明,加入筛选步骤后,在最终结果性能基本不损失的前提下,整个软硬件划分-任务调度过程的速度有明显提高。     

Analyzing communication overheads during hardware/software partitioning

Current partitioning codesign tools often simplify the communication channel features by working with generic abstract channels, which in a following step, are mapped into the actual ones. However, this mapping process can critically affect the performance of a solution. Hence, we have developed a novel methodology that studies the communications in depth, taking into account the actual channel features from the first step. With this methodology we have optimised the design-space exploration of a partitioning tool, achieving up to a 2.5 performance speed-up, while increasing the time needed to perform the partitioning by less than 20%.     

An Iterative Algorithm for Hardware-Software Partitioning, Hardware Design Space Exploration and Scheduling

The paper proposes a novel heuristic technique for integrated hardware-software partitioning, hardware design space exploration and scheduling. The technique maps an application specified as a task graph on a heterogeneous architecture with an objective to minimize the latency of the task graph subject to the area constraint on the hardware coprocessor. The technique uses an iterative approach where the partitioner decides the processor mapping and HW design points of some tasks. The scheduler then simultaneously decides the processor mapping, HW design point and schedule time of the remaining tasks. There exists a tight coupling between the two design stages allowing them to produce superior quality designs in fewer iterations. The technique accounts for the time overheads due to inter-processor /intra-processor communication and shared memory access conflicts. It can therefore be used for both communication intensive and computation intensive applications. The technique also considers dynamic reconfiguration capability of the hardware coprocessor. The technique performs tradeoff analysis and maps hardware tasks to mutually exclusive temporal segments if this results in lower latency. The effectiveness of the technique is demonstrated by a case study of the JPEG image compression algorithm, comparison with an optimal ILP based approach and experimentation with synthetic graphs.     

面向HDTV应用的音频解码软硬件协同设计

该文以Dolby实验室的音频AC3算法为基础,研究了在RISC核Virgo上HDTV音频解码的软硬件协同设计方法,提出了通过对程序关键子函数建模来实现软硬件划分的软硬件协同设计方法。即在软件实现AC3解码的基础上,通过建立模型分析音频程序的关键操作的方法来扩展RISC的指令集,从而加快了音频解码速度,减少了存储空间,并在总体上减少了硬件开销。其次,该文给出了部分扩展指令的具体硬件结构。最后,通过软硬件协同评估的方法进行硬件改进后的软硬件代价分析。     

基于JTAG的硬件故障注入工具

可靠性是评价容错计算机的重要性能指标之一,评价系统的可靠性在计算机系统的设计及实现阶段都有重要意义,故障注入法是可靠性评测的一种常用方法。在通用的JTAG调试技术基础上,描述了一种针对CPU的硬件故障工具,并通过仿真实验进行了验证。该硬件注入工具基于IEEE标准,只要知道目标芯片的边界扫描链,就可以进行故障注入工作;同时,该工具对目标系统的故障注入工作由硬件完成,对操作系统透明,可以有效地突破操作系统的保护机制。     

Avalanche: an environment for design space exploration and optimization of low-power embedded systems

We present Avalanche, a prototyping framework that addresses the issues of power estimation and optimization for mixed hardware and software embedded systems. Avalanche is based on a generic embedded system architecture consisting of embedded CPU, custom hardware, and a memory hierarchy. For system-level power estimation, given various system parameters like cache sizes, cache policies, and bus width, etc., Avalanche is able to rapidly evaluate/estimate power and performance and thus facilitate comprehensive design space explorations. For system-level power optimization, Avalanche offers different modes reflecting various design scenarios: if no hardware/software partitioning or only partial partitioning has been conducted, Avalanche guides the designer in finding power-aware hardware/software partitioning; when a system has already been partitioned, Avalanche can optimize system parameters such as cache and memory size; if system parameters and partitioning are given, Avalanche applies additional optimizations for power including source-to-source compiler transformations. Avalanche has been deployed during the design phase of real-world applications including an MPEG II encoder in a set-top box design. Extensive design space explorations in terms of power and performance could be conducted within several hours and various optimization techniques led to power reductions of up to 94% without performance losses and only a slight increases in total chip size (i.e., transistor count).     

基于软/硬件协同设计的嵌入式系统的性能测试

本文首先分析了传统的嵌入式系统设计方法及目前流行的软硬件协同设计的方法,指出软硬件协同设计方法是嵌入式领域的一个研究热点,接着分析了传统的测试方式的缺点,然后介绍了AMC公司的CodeTEST嵌入式软件在线分析与测试解决方案,同时也简要介绍了其它几种嵌入式测试工具。