LS-DSP地址产生器生成算法与逻辑实现

由于传统的内嵌地址产生器不能有效地支持数字信号处理应用的需要,在开发面向航天应用的高速信号处理器LS-DSP时,设计支持数字信号处理应用的地址产生器成为LS-DSP开发中的重要环节。本文通过研究常用的数字信号处理计算的数据地址运算特点,提出了LS-DSP地址产生器的生成算法。在根据该算法逻辑实现LS-DSP地址产生器时,为了减小地址产生器面积,针对循环类地址计算又提出了一种快速的动态START、END产生方法。实验结果表明,LS-DSP使用本文的地址产生器比采用传统的地址产生器可有效的提高数字信号处理运算的速度。     

维特比译码器的路径度量存储更新方法

采用一种新的方法较好地解决了维特比译码器的路径度量存储更新问题,详细介绍了状态地址的映射、加比选(ACS)单元计算顺序的调度、地址产生器的设计,并给出一个64状态8个ACS的维特比译码器的度量存储更新的实例,该方法具有互联面积小、控制逻辑简单和硬件资源消耗少的特点。     

嵌入式DSP地址产生部件的设计

地址产生部件(AGU)是DSP芯片的重要组成部分,通过支持多种寻址模式,提高了指令的执行效率.详细介绍了某嵌入式DSP的寻址模式及其指令编码结构,在此基础上设计了该DSP的AGU,使其不仅支持几种特殊的寻址模式,还支持单周期三寻址操作.最后对该AGU进行了优化.结果表明,优化后的AGU在改善性能和功耗的同时能够有效减少数字信号处理算法的执行周期.     

高速双有限域加密协处理器设计

文章提出了一种能够同时在有限域GF(P)和GF(2^m)中高速实现椭圆曲线密码算法(ECC)的协处理器。该协处理器能够高速完成椭圆曲线密码算法中各种基本的运算。通过调用这些基本的模运算指令，可以实现各种ECC上的加密算法。该协处理器支持512位以下任意长度的模运算。协处理器工作速度很快，整个协处理器综合采用了多种加速结构和算法并采用了流水线结构设计。根据物理综合的结果，协处理器可以工作在300MHz的频率，运算时间比此前的一些同类芯片快4到10倍左右。     

基于OR1200的批处理协处理器设计

基于开源OpenRISC软核处理器OR1200,以其自主设计的指令集作为基础.通过增改处理器内核内部设计,设定了一个新建指令l.cp.OR1200通过指令l.cp完成对协处理器的调用,将操作数和执行码发送至协处理器,暂停CPU的指令流水线.协处理器自行完成对向量数据的批处理后,停止对总线的占用,并使OR1200的处理器内核恢复正常的指令处理流程.协处理器设定的功能为完成单边选大恒虚警检测算法.仿真结果验证了设计的正确性.     

基于数字视频的水印技术解决音视频同步的探讨

在传送数字电视的过程中,音频与视频的延迟不是一个新的问题.电视节目起始时,音频与视频是同步的,然而当节目最终分发信号时,音、视频以不同的方式、路径被传送和处理,因而它们经过了不同的处理延迟,导致了令人讨厌的视频现象--"唇同步错误".     

GRCC:一种通用可重构协处理器

描述了一种改进型可重构处理器--GRCC(General Reconfigurable Coprocessor).该处理器能够使用一般通用RISC处理器的协处理器接口,通过与通用处理器的协处理器指令通信,达到辅助主处理器进行大规模密集计算的目的.着重介绍了DCT算法在GRCC中的映射与实现,仿真结果显示,GRCC能达到6倍以上于通用处理器的性能,并在实现复杂度、运行效率与通用性中达到了一个权衡.     

嵌入式Flash CISC/DSP微处理器的研究与实现

本文研究一种新的既具有微控制器功能,又有增强DSP功能的高性能微处理器的实现架构.在统一的增强CISC指令集下,我们将基于哈佛和寄存器-寄存器结构的微处理器模块和单周期乘法/累加器、桶形移位寄存器、无开销循环及跳转硬件支持模块、硬件地址产生器等DSP功能模块以及嵌入式Flash Memory和指令队列缓冲器有机的集成起来,在统一架构下通过单核实现CISC/DSP微处理器,有效地提高了处理器的性能.该微处理器采用0.35μm CMOS工艺实现,芯片面积为25mm².在80M工作频率下,动态功耗为425mW,峰值数据处理能力可达80MIPS.该处理器核可满足片上系统(SOC)对高性能处理器的需求.     

面向具有VLIW结构DSP的汇编级翻译的方法

为了简化不同体系结构间代码迁移工作,提出一种面向具有超长指令字架构的数字信号处理器的汇编级翻译的方法.前端分析将汇编代码中的指令信息同语义映射为机器无关的中间表示.采用路径探测法移除分支指令延迟槽构建指令流图,并重构源程序控制流图.基于各条指令的时间戳分配和指令间的数据依赖关系分析,移动代码和修改时间戳来线性化并行代码.实验证明,该方法能够正确翻译汇编程序.     

基于Booth算法的32位流水线型乘法器设计

为了减少乘法指令在保留站中的等待时间,设计了一款32位流水线型乘法器,该乘法器将应用于作者设计的一款超标量处理器中.该乘法器应用了改进型的booth编码算法,对部分积生成电路进行了优化,并采用了4-2压缩器与3-2压缩器相结合的Wallace树型结构对部分积进行压缩,最后再根据各级的延迟,在电路中插入了流水线寄存器,使其运算速度得到了提高.该乘法器使用GSMC 0.18μm工艺进行综合.经过仿真验证,该乘法器大大减少了在保留站中等待执行的乘法指令的完成时间,使每个时钟周期都有一条新的乘法指令被发送至乘法器进行运算.     

TD-SCDMA中基于块判决反馈的联合检测算法及其VLSI实现

为了降低TD-SCDMA的终端成本,该文提出了一种基于块判决反馈的联合检测算法。与已有的联合检测算法相比,该算法以微小的性能损失为代价,极大地降低了计算复杂度,从而使得TD-SCDMA的联合检测协处理器面积小、功耗低、实现容易。在该算法的基础上,该文给出了终端联合检测协处理器的VLSI架构。在0.18m的工艺下该协处理器只有16万门。     

一种高效的FFT处理器地址快速生成方法

地址产生器是FFT处理器的主要组成部分,地址快速生成和旋转因子读取次数是它的两个重要指标,但很少有算法能够将其统一起来。本文采取了一种新的操作数地址生成顺序并构造了一种新的FFT循环级数表示方法,基于操作数地址的位倒序方式,提出了一种兼有地址简单快速生成与避免重复读取旋转因子特点的可变长地址生成方法,解决了以往地址产生时生成速度与旋转因子重复读取之间的矛盾,实现了快速和降低系统功耗的统一。     

基于GF(2~n)的ECC协处理器芯片设计

文章讨论了定义在GaloisField(GF)2有限域上椭圆曲线密码体制(ECC)协处理器芯片的设计。首先在详细分析基于GF(2n)ECC算法的基础上提取了最基本和关键的运算,并提出了通过协处理器来完成关键运算步骤,主处理器完成其它运算的ECC加/解密实现方案。其次,进行了加密协处理器体系结构设计,在综合考虑面积、速度、功耗的基础上选择了全串行方案来实现GF(2n)域上的乘和加运算。然后,讨论了加密协处理器芯片的电路设计和仿真、验证问题。最后讨论了芯片的物理设计并给出了样片的测试结果。     

Embedding of Dedicated High-Performance ASICs into Reconfigurable Systems Providing Additional Multimedia Functionality

The computational power required in many multimedia applications is well beyond the capabilities of today's multimedia systems. Therefore, the embedding of additional high-performance accelerator multimedia components into these systems is most decisive. This paper presents the embedding of multimedia components into computer systems using reconfigurable coprocessor boards. The goal of those reconfigurable platforms which can be adapted to several applications and which include programmable digital signal processors, control and memory devices as well as dedicated multimedia ASICs is worked out. On the way to such a platform four ASICs for image and text processing are presented. The embedding of these components into a computing system using a CardBus-based coprocessor board is shown. Such a reconfigurable coprocessor board is an important intermediate stage on the way to future hybrid reconfigurable systems on chip.     

Phase interpolation direct digital synthesiser with precise delaygenerator using two-step integration

A new delay generator using two-step integration is proposed for direct digital synthesis. The new delay generator can provide precise delay timing since delay timing is unaffected by the propagation delay dispersion of the voltage comparator. Experimental results show that the frequency synthesiser operated successfully     

IC测试系统精密定时器的新结构

讨论了一种适合于VLSI的精密定时子系统的新结构.该结构将定时计数器分为高速和低速两部分,低速部分采用存储器代替分散的寄存器,既有利于集成,又降低了系统的成本.同时,新的精密定时子系统还解决了定时中不完整周期的问题.     

一种面向流应用加速的可重构协处理器

以图形处理、数字信号处理等为代表的流应用,对微处理器提出了高并行度、高性能和高带宽的要求。针对流应用加速的流处理器体系架构得到了广泛研究。流体系结构大多集成大量的功能单元、开发多层次并行和存储来加速流应用,但同时增加了系统功耗和芯片面积。分析和比较了近年来主流的流处理器架构,提出了一种用于流应用加速的可重构协处理器。该协处理器针对流应用特点,实现了数据级和指令级并行,并集成了多个可以动态配置的运算单元,可动态配置其运算类型和数据类型,提升系统灵活性,降低芯片面积。针对典型算法,该处理器实现了更高的加速比,综合后延时为9.74 ns,功耗为63.69 mW。     

Fault-tolerant architecture in a cache memory control LSI

A real-time degradable four-way set-associative cache memory control (CMC) LSI is described. Three kinds of errors, address parity error, comparator error, and multihit error, can cause functional degradation by killing the associative unit corresponding to the fault detection. The parity generator and the double comparator have no effect on the timing-sensitive path delay because of the parallel configuration of the circuits. The multihit detector occupies about 16% of the propagation delay of the critical path, from the external address input to the hit/miss output     

一种高精度、频率连续可调的信号源的设计

分析DDS技术的工作原理基础上,采用了DDS技术,以微控制器MSP430F135为主控电路,AD9833芯片为核心,开发了一种频率范围设定宽、频率连续可调、响应速度快的信号源发生器,并对该信号发生器的系统结构和软硬件进行了详细的设计。针对传统计算频率控制字存在的计算量大、频率设定效率低、占用存储空间大或设定频率有误差累积效应等缺点,研制了一种新的计算频率控制的算法,该方法不需计算大量数据、不需大量存储空间而且可显著减低误差的累积效应,可有效应用于信号源的设计中。     

一种高度并行无乘法器结构的二维IDCT协处理器设计

介绍了一种适用于MPEG-4视频简单层解压缩应用的二维IDCT协处理器。该处理器采用Loeffler架构的IDCT快速算法,并使用加法和移位运算代替IDCT快速算法中的浮点乘法运算单元,用高度并行流水VLSI结构加快数据处理速度,采用一维的IDCT单元的复用的方式来实现二维的IDCT运算。在满足处理速度和精度要求的基础上,利用较少的晶体管数目实现了一种高性能的二维IDCT处理器。该方案已经应用于一款SOC芯片中的硬件MMA(多媒体加速单元)中,IDCT的运算精度也得到了验证。